CS224575B1 - Self-testable logic circuit for code control - Google Patents
Self-testable logic circuit for code control Download PDFInfo
- Publication number
- CS224575B1 CS224575B1 CS203281A CS203281A CS224575B1 CS 224575 B1 CS224575 B1 CS 224575B1 CS 203281 A CS203281 A CS 203281A CS 203281 A CS203281 A CS 203281A CS 224575 B1 CS224575 B1 CS 224575B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- logic
- sum
- logical
- whose output
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Description
Vynález sa týká samotestovateTného logického obvodu pre kontrolu kódu 1 zo 4 pozostávajúceho z troch logických úrovní a Ssmich logických Členov.
Doteraz známe zapojenie samotestovateTného obvodu pre kontrolu kódu k z n je s použitím samotestovateTného obvodu pre kod 2 zo 4. Na vstup tohoto obvodu musí byť připojený logický obvod - translátor pre převod kódu 1 zo 4 na kod 2 zo 4· Počet vstupov všetkých logických členov příslušného obvodu je 20. Nevýhodou tohoto riešenia je cena riešenia, vyčíslená počtom vstupov všetkých logických členov potřebných na realizáciu príslušnej štruktúrnej schémy je 20 vstupov. Počet potřebných logických Členov je 10.
súčtových členov a logických súčinových členov podTa vynálezu, ktorého podstata je v tom, že prvý blok súčtových členov je přepojený na druhý blok súčtových logických členov, na ktorý je připojený blok súčinových logických členov. Ďalej blok súčtových logických členov pozostáva z dvoch dvojvstupných súčtových logických členov a druhý blok súčtových logických členov pozostáva zo štyroch dvojvstupných súčtových logických členov a blok súčinových logických členov pozostáva z dvoch súčinových logických členov, pričom obvod obsahuje štyrivstáné svorky a dve výstupné svorky.
-2224 575
Samotě sto vat el’ný logický obvod pre kontrolu kódu 1 zo 4 podl’a vynálezu je oproti doteraz známým podobným zariadeniam výhodný preto, že
1, vyžaduje iba 16 vstupov logických členov príslušnej štruk túrnej schémy;
2. vyžaduje iba 8 logických Členov pre realizáciu logickéj schémy·
Na priloženom výkrese je znázorněný samot es tovatel’ný lo gický obvod pre kontrolu kódu 1 zo 4.
Obvod představuje realizáciu štruktúrnej logickéj schémy, ktorá je zostavená zo súčtových logických členov 11, 12. 21, 22, 23, 24 a zo súčinových logických členov 31 a 32. Všetky sú dvojvstupové a s jedným výstupom.
Do logickej úrovně prvého bloku I súčtových logických členov patria súčtové logické členy 11 a 12, kde vstupy súčtového logického člena 11 sú připojené na vstupné svorky 1 a
2. Jeho výstup je připojený na vstupy súčtových logických členov 21 a 22. Vstupy súčtového logického člena 12 sú připojené na vstupné svorky 3 a 4. Jeho výstup je připojený na vstupy súčtových logických členov 23 a 24.
Do logickej úrovně druhého bloku II súčtových logických členov patria súčtové- logické členy 21, 22, 23 a 24. Vstupy súčtového logického Člena 21 sú připojené na výstup súčtového logického člena 11 a na vstupnú svorku 4. Vstupy súčtového logického člena 22 sú připojené na výstup súčtového logického člena 11 a na vstupnú svorku 3. Vstupy súčtového logického člena 23 sú připojené na výstup súčtového logického člena 12 a na vstupnú svorku 2. Vstupy súčtového logického člena 24 sú připojené na výstup súčtového logického.člena 12 a na vstupnú svorku 1.
- 3 224 575
Do logickej úrovně bloku III súčinových logických členov patria súčinové logické členy 3,1 a 32. Vstupy súčinového logického člena 31 sú připojené na výstupy súčtových logických členov 21 a 23. Jeho výstup je připojený natfstupnú svorku 41o Vstupy súčinového logického člena 32 sú připojené na výstupy súčtových logických členov 22 a 24. Jeho výstup je připojený na výstupnú svorku 42.
Doteraz používané riešenie pre kontrolu kódu 1 zo 4 nie je minimálně z hladiska počtu vstupov logických členov /20/. Nasledujúci návrh má vlastnost, že počet vstupov logických členov je 4n = 4 · 4 = 16, ktorý je nie reálny.
Vstupné premenné x^, x2, Xj, x^ som zařadil “.o dvoch podmnožin podTa toho, či indexy sú párne /2,4/ alebo nepárne /1,3/. Nasledujúce logické výrazy pře logické funkcie Fp F2 majú vlastnost, že pri inom počte jedničiek vstupného vektore ako jedna /například 0000, 0110/ sa prejaví táto porucha tak, že F1 = F2· Pri správnom vstupnom signále je F^ = F1 = X1 e x3 * x2 * x4 F2 = x2 . x4 + Xl + x3
Niektoré logické poruchy v logickéj schéme, ktoré odpovedajú týmto výrazom sa nepřejavia.na výstupe požadovaným spdsobom. Například porucha HO vstupu x^ súčinového logického člena Xp x2 vo výraze pre F^ sa neprejaví požadovaným spdsobom /F^F2 * θθ/ žiadanom vstupnom vektore kódu 1 zo
4. Tento nedostatok je odstraněný pri zavedení nadbytočnosti do výrazov Fp F2:
F^ « Cfx^ ♦ x2) + x^] · Exj + x^) + xp F2 * ♦ x2) * x^. C(x3 + X4) * XjZJ
224 575
Realizácia, ktorá odpovedá týmto logickým výrazom je na obr» 1. Riešenie splňuje všetky podmienky samotestovatel’ného logického obvodu pre kontrolu kódu 1 zo 4.
V případe chyby vstupného vektora, alebo pri poruche vlastného kontrolného logického obvodu, nadobúdajú výstupné premenné rovnaké hodnoty, a tým detekujú poruchu. V bezporuchovom stave sú tieto výstupné premenné navzájom inverzné.
SamotestovateTný logický obvod pre kontrolu kódu 1 zo 4 najde široké uplatnenie pri konštrukcii časti počítačov, ako sú: zbernice, kontrola prerušovacieho systému, sekvenčně automaty s detekciou porúch, převodníky medzi kódmi, přenos dát medzi časťami počítača a tak ďalej.
Claims (2)
1 Samotestovátelný logický obvjd pre kontrolu kódu 1 zo 4 pozostávajúci z logických súčtových členov a z logických súčinových členov vyznačený tým, že prvý blok (I) súčtových logických členov je přepojený na druhý blok (II) súčtových logických členov, na ktorý je připojený blok (III) súčinových logických členov.
2 Samotestovatelný logický obvod pre kontrolu kódu 1 zo 4 podlá bodu 1 vyznačený tým, že prvá vstupná svorka (IV je připojená na prvý vstup siesteho dvojvstupového súčtového logického člena (24) a Sálej je připojená na prvý vstup prvého dvojvstupového súčtového logického člena (11), ktorého výstup je připojený na druhý vstup tretieho dvojvstupového súčtového logického člena (21) a na prvý vstup štvrtého dvojvstupového súčtového logického člena (22), ktorého výstup je připojený na prvý vstup druhého súčinovéhe logického člena (32), ktorého výstup je připojený na druhů výstupnú svorku (42), pričom druhá vstupná svorka (2) je připojená na druhý vstup prvého dvojvstupového súčtového logického člena (11) a Sálej je připojená na prvý vstup piateho dvojvstupového súčtového logického člena (23), ktorého výstup je připojený na druhý vstup prvého súčinového logického člena (31), ktorého výstup je připojený na prvú výstupnú svorku (41) pričom tretia vstupná svorka (3) je připojená na druhý vstup stvr tého dvojvstupového súčtového logického člena (22) a Sálej je pri pojená na prvý vstup druhého dvojvstupového súčtovpho logického člena (12), ktorého výstup je připojený na druhý vstup piateho dvojvstupového súčtového logického člena (23) a na druhý vstup siesteho dvojvstupového súčtového logického člena (24), ktorého výstup je připojený na druhý vstup druhého súčinového logického člena (32), pričom štvrtá vstupná svorka (4) je připojená na druhý vstup druhého dvojvstupového súčtového logického člena (12) a
-6 224 575 dalej je připojená na prvý vstup tretieh© dvojvýstupového súčtového logického člena (21), ktorého výstup je připojený na prvý vstup prvého súčinového logického člena (31)®
224 375
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS203281A CS224575B1 (en) | 1981-03-20 | 1981-03-20 | Self-testable logic circuit for code control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS203281A CS224575B1 (en) | 1981-03-20 | 1981-03-20 | Self-testable logic circuit for code control |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS224575B1 true CS224575B1 (en) | 1984-01-16 |
Family
ID=5356227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS203281A CS224575B1 (en) | 1981-03-20 | 1981-03-20 | Self-testable logic circuit for code control |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS224575B1 (cs) |
-
1981
- 1981-03-20 CS CS203281A patent/CS224575B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0223889B2 (cs) | ||
| US3798606A (en) | Bit partitioned monolithic circuit computer system | |
| US3541507A (en) | Error checked selection circuit | |
| Efanov et al. | The synthesis conditions of completely self-testing embedded-control circuits based on the Boolean complement method to the “1-out-of-m” constant-weight code | |
| US2942193A (en) | Redundant logic circuitry | |
| US3602886A (en) | Self-checking error checker for parity coded data | |
| CS224575B1 (en) | Self-testable logic circuit for code control | |
| FUJIWARA et al. | Fault-tolerant arithmetic logic unit using parity-based codes | |
| JPS5946020B2 (ja) | 論理アレイのためのエラ−処理システム | |
| Fujiwara | On closedness and test complexity of logic circuits | |
| Yew | On the design of interconnection networks for parallel and multiprocessor systems | |
| Piuri | Fault-tolerant systolic arrays: an approach based upon residue arithmetic | |
| Abd-El-Barr et al. | Fault-tolerance and terminal reliability for a class of data manipulator networks | |
| Mourad et al. | Testability of parity checkers | |
| US5457403A (en) | Fault tolerant and gate circuit | |
| US4737956A (en) | Apparatus for detecting failures in data path control line copies | |
| DE4406391C1 (de) | Elektronisches Rechenwerk | |
| Lo et al. | General version of reconfiguration N modular redundancy system | |
| GB III et al. | A Survey and Comparision of Fault-Tolerant Multistage Interconnection Networks | |
| CS259276B1 (sk) | Zapojenie obvodu pre sainočinnú kontrolu kódu 1 z 10 | |
| SU1478340A1 (ru) | Устройство дл контрол р-кодов Фибоначчи | |
| Karpovsky et al. | New architecture for sequential machines with self-error detection | |
| Chen | NMRC: A Technique for Redundancy | |
| Wong et al. | Enhancing ASICs reliability through the use of fault secure fail-safe multiplexer | |
| Piestrak | Efficient encoding/decoding circuitry for systematic unidirectional error-detecting codes |