CS223142B1 - Lbgický vyhodnocovací obvod, zejména pro vyhodnocování elektrického propojení konečné logické struktury - Google Patents

Abstract

Vynález řeší logický vyhodnocovací obvod, zejména pro vyhodnocování elektrického propojení konečné logické struktury řídících automatů, sestávající ze dvou demultiplexních členů, výstupního členu a dvou multlplexních členů, logický vyhodnocovací obvod dle vynálezu svojí strukturou dovoluje jednoduché připojení na návazné zařízení. Umožňuje výhodné řešení blokové skladby těchto Jednotek, zejména s připojením k návaznému řídicímu systému, kde může vytvářet účinnou periferní část pro styk systému s vnějším prostředím. Je určen k využití v obecných aplikacích řídicích systémů, především v aplikacích s mikroprocesorovými nebo minipočítačovými systémy.

Description

Vynález se týká logického vyhodnocovacího obvodu, qa pro vyhodnocování elektrického propojení konečné struktury řídicích automatů, sestávající ze dvou demultiplexnich členů, výstupního členu a dvou multlplexních členů.

V současné době jsou známy podobné vyhodnocovací obvody, které jsou věak řešeny komplikovanějším způsobem. Rovněž Je znám způsob vyhodnocování elektrického propojení pomocí vstupnloh a výstupních jednotek počítačových řídících systémů. Nedostatky stávajících způsobů spočívají, zejména v jejich složitosti v prvním případě, v případě počítačového a mikropočítačového řízení je tento způsob testování výhodnější u menšího množství vstupů. Při větším množství vstupů a výstupů zde ovšem narůstá podstatně kabeláž a oelé zařízení se komplikuje svým rozsahem.

Uvedené nedostatky do značné míry odstraňuje logický vyhodnocovací obvod podle vynálezu. Jeho podstata spočívá v tom, že první demultiplexní člen, který je opatřen prvním vnějším výběrovým vstupem, je svým prvním až k-tým adresovacím vstupem propojen s prvním až k-tým adresovacím vnějším výběrovým vstupem a s prvním až k-tým adreeovaoim vstupem druhého demultiplexního členu. Druhý demultiplexní člen je opatřen druhým vnějším výběrovým vstupem. Jeho první napájecí vstup je propojen β prvním napájecím vstupem prvního demultlplexniho členu. Druhý napájecí vstup prvního demultlplexniho členu je propojen s druhým napájecím stupem druhého demultlplexniho členu. Druhý až n-tý výstup druhého demultlplexniho členu je propojen s prvním až n-tým vstupem druhé skupiny výstupního členu. První až n-tý vstup První skuoiny výstupního členu je propojnn s prvním až ntým výstupem prvního demultlplexniho členu. Výstupní člen je opatřen

223 142

- 2 prvním až n-řým vnějším vstunem první skupiny a prvním až n-tým vnějším vstupem druhé skut)lny. Prostřednictvím prvního až n-tého výstupu druhé skupiny je výstupní člen propojen s prvním až n-tým vstupem druhého multiplexního členu. Druhý multiplexní člen je onatřen druhým vnějším stavovým výstupem a druhým vnějším stavovým vstupem. První napájecí vstup druhého multiplexního členu je propojen s prvním napájecím vstunem prvního multiplexního členu. Druhý napájecí vstup druhého multiplexního členu je propojen s druhým napájecím vstupem prvního multiplexního členu.

První multiplexní člen je onatřen prvním vnějším stavovým vstunem. Jeho orvní až n-tý vstup je propojen s prvním až n-tým výstupem první skupiny výstupního členu. První až k-tý adresovací vstup prvního multiplexního členu je propojen jednak s prvním až k-tým adresovacím vstupem druhého multiplexního Členu, jednak s prvním až k-tým adresovacím vnějším stavovým vstupem. První vnější napájecí vstup je propojen s prvním napájecím vstupem prvního multiplexního Členu a s prvním napájecím vstupem druhého multiplexního členu, dále s prvním napájecím vstupem výstupního členu a dále s prvním napájecím vstupem druhého demultiplexního členu a s prvním napájecím vstupem prvního demultiplexního členu. Druhý vnější napájecí vstup je propojen s druhým napájecím vstupem druhého multiplexního členu a s druhým napájecím vstupem prvního multiplexního členu, dále s druhým napájecím vstupem výstupního členu a dále s druhým napájecím vstupem druhého demultiplexního členu a s druhým napájecím vstupem prvního demultiplexního členu.

Logický vyhodnocovací obvod svojí strukturou dovoluje jednoduché připojení na návazné zařízení. Umožňuje výhodné řešení blokové skladby těchto jednotek, zejména s připojením k návaznému řídícímu systému, kde může vytvářet účinnou periferní část nro styk systému s vnějším prostředím.

Na připojeném výkresu je znázorněno příkladné schéma logického vyhodnocovacího obvodu dle vynálezu

Logický vyhodnocovací obvod sestává z prvního a druhého demultiplexního členu 1, 2, výstupního Členu 3 a z prvního a druhého multiplexního členu 4, 5. První demultiplexní člen 1, který je opatřen prvním vnějším výběrovým vstupem Nx.Gl , je svým prvním až k-tým adresovacím vstupem 1.1 až l.k propojen s prvním až k-tým adresovacím vnějším výběrovým vstupem Nx^Al až Hx. Ak a s Prvním až k-tým adresovacím vstupem 2. 1 až 2_.k

223 142 “ 3 druhého demultiplexního členu 2. Druhý demultiplexní člen 2 je opatřen druhým vnějším výběrovým vstupem Nx.02. Jeho první napájecí vstup 2.ϋοο je propojen s Prvním napájecím vstupem l.Uoo prvního demultiplexního členu 1. Druhý napájecí vstup l.Uss prvního demultiplexního členu 1 je propojen s druhým napájeolm vstupem 2. (Jss druhého demultiplexního členu 2. Druhý až n-tý výstup 2,bl až 2,bn druhého demultiplexního členu 2 je propojen s prvním až n-tým vstupem 31.bl až 31.bn druhé skupiny výstupního členu 3. První až n-tý vstun 31.al až 31. an první skuniny výstupního členu 3 je propojen s prvním až n-tým výstupem l.al až l.an prvního demultiplexního členu 1. Výstupní člen 3 je opatřen prvním až n-tým vnějším vstupem Nx.al až Nx.an první skupiny a prvním až n-tým vnějším vstupem Nx.bl až Nx.bn druhé skupiny. Prostřednictvím prvního až n-tého výstupu 32 .bl až 32,.bn druhé skupiny je výstupní člen 3 propojen s prvním až n-tým vstupem 5.bl až 5.bn druhého multiplexního členu 5, který je opatřen druhým vnějším stavovým výstupem Nx.W2 a druhým vnějším stavovým vstupem Nx.S2. První napájeoí vstup 5.Uco druhého multiplexního členu 5 je propojen s prvním napájecím vstupem 4.Uoo prvního multiplexního členu 4. Druhý napájeoí vstup 5. Uss druhého multiplexního členu 5 je propojen s druhým napájeolm vstupem 4.U38 prvního multiplexního členu 4, který je opatřen prvním vnějším stavovým vstupem Nx.Sl a prvním vnějším stavovým výstupem Nx.Wl. První až n-tý vstup 4.al až 4.an prvního multiplexního členu 4 je propojen s prvním až n^tým výstupem 32.al až 32.aa první skupiny výstupního členu 3. První až k-tý adresovací vstup 4.1 až 4.k prvního multiplexního členu 4 je propojen jednak s prvním až k-tým adresovacím vstupem 5.1 až 5.k druhého multiplexního členu 5, jednak s prvním až k-tým adresovacím vnějším stavovým vstupem Nx.Bl až Nx.Bk. První vnější napájecí vstup Uoo je propojen s prvním napájecím vstupem 4.U00 prvního multiplexního členu 4 a s prvním napájecím vstupem 5.Uoo druhého multiplexního členu, dále s prvním napájecím vstupem 3,U_oc výstupního členu 3 a dále s prvním napájecím vstupem 2.Úpo druhého demultiplexního členu 2 a β prvním napájecím Fstupem l.Uoc prvního demultiplexního členu 1. Druhý vnější napájeoí vstup Uss je propojen s druhým napájecím vstupem 5.Uss druhého multiplexního členu 5 a s druhým napájecím vstupem 4.Uss prvního multiplexního členu 4, dále s druhým napájecím vstupem XjUss

223 142

- 4 výstupního členu 3 a dále s druhým napájecím vstupem 2.Uss druhého demultlplexního členu 2 a s druhým napájecím vstupem l.Pss prvního demultiplexního členu 1.

První demultiplexní člen 1 obsahuje převodník kódu BCD na kód 1 z n a je opatřen prvním až k-tým adresovacím vnějším výběrovým vstupem Nx.Al až Nx.Ak. kterým je převáděna příslušná adresovací kombinace a dále prvním vnějším výběrovým vstupem Nx.Gl. Druhý demultiplexní člen 2 obsahuje obdobný výběrový obvod s tím, že je navíc opatřen druhým vnějším výběrovým vstupem Nx»G2. Výstupní člen 3 obsahuje běžné aktivní a pasivní prvky, jak je znázorněno v připojeném výkresw. Výstupní člen 3 je opatřen dále prvním až n-tým vnějším vstupem Nx.al až Nx.An první skupiny a prvním až n-tým vnějším vstupem Nx.bl až Nx.bn druhé skupiny. První multiplexní člen 4 obsahuje logický výběrový obvod, opatřený prvním až k-tým vnějším vstupem Nx.Bl až Nx.Bk, prvním vnějším stavovým výstupem Nx.Wl a prvním vnějším stavovým vstupem Nx.S1. Druhý multiplexní člen 5 obsahuje podobný logický výběrový obvod a je opatřen druhým vnějším stavovým výstupem Nx.W2 a druhým vnějším stavovým vstupem NX.S2.

Neadresování požadovaného místa logické struktury se provádí prostřednictvím prvního nebo druhého demultiplexního členu 1, 2. Příslušný výstup z demultiplexních členů 1, 2 je vybírán na základě přiváděné vstupní kombinace signálů na prvním až k-tém adresovacím vnějším výběrovém vstupu Nx. Al až Nx.Ak. Tato kombinace je zaváděna v BCD kódu, výběr příslušného demultiplexního členu 1, 2 je prováděn signálem na prvním nebo druhém vnějším výběrovém vstupu Nx.Gl, Nx,G2. Všechny výstupy demultiplexních členů 1, 2 jsou v klidovém stavu nastaveny na úroveň log 1, čímž jsou zavřeny všechny tranzistory ve výstupním členu 3. Naadresovaný výstup je překlopen do stavu.log 0, čímž je otevřen příslušný tranzistor a tato změna se přenese na vnější vstup Nx.al až Nx.an, Nx.bl až Nx.bn. Tyto vstupy jsou přivedeny na vlastní testovanou soustavu vyhodnocovaných míst a slouží k dvousměrnému přenosu signálů mezi výstupním členem J a testovanou soustavou. Po otevření vybraného příslušného tranzistoru se tato změna může převést na libovolné testované místo. Zjištění, zda požadované místo Nx.al až Nx.an, Nx.bl až Nx.bn je na příslušné naněíové úrovni, se provádí prostřednictvím prvního nebo druhého multiplexního členu 4, 5, který je aktivován prvním nebo druhým

223 142

- 5 stavovým vstupem Nx.Sl. Nx.S2 a příslušné pořadové číslo vstupu 4.al až 4.an. 5.bl až 5.bn je vybráno vstupní kombinací signálů na prvním až k-tém vnějším stavovém vstupu Nx.Bl až Nx.Bk. Stav tohoto vstupu se pak bud prvním nebo druhým vnějším stavovým výstupem Nx.Wl. Nx.W2 přivádí do nadřasená vnější řídící logiky nebo přímo jako vstup do návazného řídícího systému.

Logioký vyhodnooovaoí obvod dle vynálezu je určen k využití v obecnýoh apllkaoích řídících systémů, především v aplikacích s mikroprocesorovými nebo minipočítačovými systémy, kde obvod umožňuje sestavení speciální komunikační jednotky pro styk systému s vnějším prostředím.

Claims (1)

1. 223 142

   PŘEDMĚT VYNALEZU

   Logický vyhodnocovací obvod, zejména pro vyhodnocování elektrického propojení konečné logické struktury řídicích automatů, sestávající ze dvou demultiplexních členů, výstupního členu a dvou multiplexních členů, vyzn%ený tím, Že první demultiplexní člen (1), který Je opatřen prvním vnějším výběrovým vstupem (nx.Gl), je svým prvním až k-tým adresovacím vstupem (1.1 až l.k) propojen s prvním až k-tým adresovacím vnějším výběrovým vstupem (Hx.Al až Nx.Ak) a s prvním až k-tým adresovacím vstupem (2.1 až 2.k) druhého demultiplexního členu (2), který je opatřen druhým vnějším výběrovým vstupem (Nx.G2) a Jehož první napájecí vstup (2.Ucc) je propojen s prvním naoáječím vstupem (l.Ucc) prvního demultiplexního členu (1), jehož druhý napájecí vstup (l.Uss) je propojen s druhým napájecím vstupem (2.Uss) druhého demultiplexního členu (2), jehož druhý až n-tý výstup (2.bl až 2.bn) je propojen s prvním až n-tým vstupem(31.bl až 31.bn) druhé skupiny výstupního členu (3), jehož první až n-tý vstup (31.al až 31.an) první skupiny je propojen s Prvním až n-tým výstupem(l.al až l.an) prvního demultipl exního členu (1), přičemž výstupní Člen (3) je opatřen prvním až n-tým vnějším vstupem (Nx.al až Nx.an) první skupiny a prvním až n-tým vnějším vstupem (Nx.bl až Nx.bn) druhé skupiny a prostřednictvím prvního až n-tého výstupu (32.bl až 32.bn) druhé skupiny je výstupní člen (3) propojen s prvním až n-tým vstupem (5.bl až 5.bn) druhého multiplexního členu (5), který je opatřen druhým vnějším stavovým výstupem (Nx.W2) a druhým vnějším stavovým vstupem (Nx.S2) a jehož první nanájecí vstup (5.Ucc) je propojen s prvním napájecím vstupem (4.Ucc) prvního multiplexního členu (4), kdežto druhý napájecí vstup (5.Uss) druhého multiplexního členu (5) Je propojen s druhým napájecím vstupem (4.Uss) Prvního multiplexního členu (4), který je opatřen prvním vnějším stavovým vstupem (Nx.Sl) a prvním vnějším stavovým výstupem (Nx.Wl) a jehož první až n-tý vstup (4.al až 4.an) je propojen s prvním až n-tým výstupem (32.al až 32.an) první skupiny výstupního členu (3), přičemž první až k-tý adresovací vstup (4.1 až 4.k) prvního multiplexního členu (4) je propojen jednak s prvním až k-tým adresovacím vstupem (5.1 až 5.k) druhého multiplexního členu (5), jednak s prvním až k-tým adresovacím

   223 142 vnějším stavovým vstupem (Nx.Bl až Nx.Bk), zatímco první vnější napájecí vstup (Ucc) je propojen s prvnim napájecím vstupem (4.Ucc) prvního multiplexního Sienu (4) a s prvním napájecím vstupem (5.Ucc) druhého multiplexního Sienu (5), dále s prvním napájecím vstupem (3.Ucc) výstupního Sienu (3) a dále s prvnim napájecím vstupem (2.Ucc) druhého demultlolexnlho Sienu (2) a s prvním napájecím vstupem (l.Ucc) prvního demultiplexního Sienu (l), kdežto druhý vnější nanájecí vstup (Oss) je propojen s druhým napájecím vstupem (5.Use) druhého multiplexního Sienu (5) a s druhým napájecím vstupem (4.Uss) prvního multinlexniho Sienu (4), dále s druhým napájecím vstupem ( 3.Usfc) výstupního Sienu (3) a dále s druhým napájeoím vstupem (A.Uaš) druhého demultiplexnfho Sienu (2½ β druhým napájecím vstupem (l.Uss) prvního demultiplexního Sienu (l).