CS223142B1 - Lbgic evaluation circuit, especially for evaluating the electrical connection of the final logic structure - Google Patents
Lbgic evaluation circuit, especially for evaluating the electrical connection of the final logic structure Download PDFInfo
- Publication number
- CS223142B1 CS223142B1 CS231282A CS231282A CS223142B1 CS 223142 B1 CS223142 B1 CS 223142B1 CS 231282 A CS231282 A CS 231282A CS 231282 A CS231282 A CS 231282A CS 223142 B1 CS223142 B1 CS 223142B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- power input
- external
- output
- coupled
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Abstract
Vynález řeší logický vyhodnocovací obvod, zejména pro vyhodnocování elektrického propojení konečné logické struktury řídících automatů, sestávající ze dvou demultiplexních členů, výstupního členu a dvou multlplexních členů, logický vyhodnocovací obvod dle vynálezu svojí strukturou dovoluje jednoduché připojení na návazné zařízení. Umožňuje výhodné řešení blokové skladby těchto Jednotek, zejména s připojením k návaznému řídicímu systému, kde může vytvářet účinnou periferní část pro styk systému s vnějším prostředím. Je určen k využití v obecných aplikacích řídicích systémů, především v aplikacích s mikroprocesorovými nebo minipočítačovými systémy.The invention solves a logical evaluation circuit, especially for evaluating the electrical connection of the final logical structure of control automata, consisting of two demultiplexing elements, an output element and two multiplexing elements, the logical evaluation circuit according to the invention, by its structure, allows for simple connection to a downstream device. It enables an advantageous solution of the block structure of these Units, especially with connection to a downstream control system, where it can create an effective peripheral part for the system's contact with the external environment. It is intended for use in general control system applications, especially in applications with microprocessor or minicomputer systems.
Description
Vynález se týká logického vyhodnocovacího obvodu, qa pro vyhodnocování elektrického propojení konečné struktury řídicích automatů, sestávající ze dvou demultiplexnich členů, výstupního členu a dvou multlplexních členů.The invention relates to a logic evaluation circuit qa for evaluating the electrical interconnection of the final structure of controllers, consisting of two demultiplexers, an output member, and two multi-plexers.
V současné době jsou známy podobné vyhodnocovací obvody, které jsou věak řešeny komplikovanějším způsobem. Rovněž Je znám způsob vyhodnocování elektrického propojení pomocí vstupnloh a výstupních jednotek počítačových řídících systémů. Nedostatky stávajících způsobů spočívají, zejména v jejich složitosti v prvním případě, v případě počítačového a mikropočítačového řízení je tento způsob testování výhodnější u menšího množství vstupů. Při větším množství vstupů a výstupů zde ovšem narůstá podstatně kabeláž a oelé zařízení se komplikuje svým rozsahem.At present, similar evaluation circuits are known which, however, are solved in a more complicated manner. It is also known to evaluate electrical connections by means of input and output units of computer control systems. The drawbacks of the present methods lie, in particular, in their complexity in the first case; in the case of computer and microcomputer control, this method of testing is more advantageous with fewer inputs. With a greater number of inputs and outputs, however, the cabling increases considerably and the oily equipment is complicated by its size.
Uvedené nedostatky do značné míry odstraňuje logický vyhodnocovací obvod podle vynálezu. Jeho podstata spočívá v tom, že první demultiplexní člen, který je opatřen prvním vnějším výběrovým vstupem, je svým prvním až k-tým adresovacím vstupem propojen s prvním až k-tým adresovacím vnějším výběrovým vstupem a s prvním až k-tým adreeovaoim vstupem druhého demultiplexního členu. Druhý demultiplexní člen je opatřen druhým vnějším výběrovým vstupem. Jeho první napájecí vstup je propojen β prvním napájecím vstupem prvního demultlplexniho členu. Druhý napájecí vstup prvního demultlplexniho členu je propojen s druhým napájecím stupem druhého demultlplexniho členu. Druhý až n-tý výstup druhého demultlplexniho členu je propojen s prvním až n-tým vstupem druhé skupiny výstupního členu. První až n-tý vstup První skuoiny výstupního členu je propojnn s prvním až ntým výstupem prvního demultlplexniho členu. Výstupní člen je opatřenThe logic evaluation circuit according to the invention largely removes these drawbacks. It is characterized in that the first demultiplexer, which is provided with a first external selection input, is connected by its first to k-address addressing input to the first to k-addressing external selection input and to the first to k-adree input of the second demultiplexer. . The second demultiplexer is provided with a second external selection input. Its first power input is connected by the β first power input of the first demultiplexer. The second power input of the first demultiplexer is coupled to the second power stage of the second demultiplexer. The second to n-th output of the second demultiplexing member is coupled to the first to n-th input of the second group of output member. First to nth input The first group of the output member is coupled to the first to nth output of the first demultiplexer member. The output member is provided
223 142223 142
- 2 prvním až n-řým vnějším vstunem první skupiny a prvním až n-tým vnějším vstupem druhé skut)lny. Prostřednictvím prvního až n-tého výstupu druhé skupiny je výstupní člen propojen s prvním až n-tým vstupem druhého multiplexního členu. Druhý multiplexní člen je onatřen druhým vnějším stavovým výstupem a druhým vnějším stavovým vstupem. První napájecí vstup druhého multiplexního členu je propojen s prvním napájecím vstunem prvního multiplexního členu. Druhý napájecí vstup druhého multiplexního členu je propojen s druhým napájecím vstupem prvního multiplexního členu.2 with a first to n-th external input of the first group and a first to n-th external input of the second group. Through the first to nth output of the second group, the output member is coupled to the first to nth input of the second multiplexer. The second multiplexing member is provided with a second external state output and a second external state input. The first power input of the second multiplexer is coupled to the first power input of the first multiplexer. The second power input of the second multiplexer is coupled to the second power input of the first multiplexer.
První multiplexní člen je onatřen prvním vnějším stavovým vstunem. Jeho orvní až n-tý vstup je propojen s prvním až n-tým výstupem první skupiny výstupního členu. První až k-tý adresovací vstup prvního multiplexního členu je propojen jednak s prvním až k-tým adresovacím vstupem druhého multiplexního Členu, jednak s prvním až k-tým adresovacím vnějším stavovým vstupem. První vnější napájecí vstup je propojen s prvním napájecím vstupem prvního multiplexního Členu a s prvním napájecím vstupem druhého multiplexního členu, dále s prvním napájecím vstupem výstupního členu a dále s prvním napájecím vstupem druhého demultiplexního členu a s prvním napájecím vstupem prvního demultiplexního členu. Druhý vnější napájecí vstup je propojen s druhým napájecím vstupem druhého multiplexního členu a s druhým napájecím vstupem prvního multiplexního členu, dále s druhým napájecím vstupem výstupního členu a dále s druhým napájecím vstupem druhého demultiplexního členu a s druhým napájecím vstupem prvního demultiplexního členu.The first multiplexing member is provided with a first external state entry. Its up to n th input is connected to the first to n th output of the first group of output member. The first to k-th addressing input of the first multiplexing member is coupled to both the first to k-th addressing input of the second multiplexing member, and the first to k-th addressing external state input. The first external power input is coupled to the first power input of the first multiplexer and the first power input of the second multiplexer, the first power input of the output member, and the first power input of the second demultiplexer, and the first power input of the first demultiplexer. The second external power input is coupled to the second power input of the second multiplexer and the second power input of the first multiplexer, the second power input of the output member, and the second power input of the second demultiplexer, and the second power input of the first demultiplexer.
Logický vyhodnocovací obvod svojí strukturou dovoluje jednoduché připojení na návazné zařízení. Umožňuje výhodné řešení blokové skladby těchto jednotek, zejména s připojením k návaznému řídícímu systému, kde může vytvářet účinnou periferní část nro styk systému s vnějším prostředím.The logic evaluation circuit, by its structure, allows easy connection to a follow-up device. It allows for an advantageous solution of the block composition of these units, especially with connection to a downstream control system, where it can form an effective peripheral part of the system's interface with the external environment.
Na připojeném výkresu je znázorněno příkladné schéma logického vyhodnocovacího obvodu dle vynálezuThe accompanying drawing shows an exemplary diagram of a logic evaluation circuit according to the invention
Logický vyhodnocovací obvod sestává z prvního a druhého demultiplexního členu 1, 2, výstupního Členu 3 a z prvního a druhého multiplexního členu 4, 5. První demultiplexní člen 1, který je opatřen prvním vnějším výběrovým vstupem Nx.Gl , je svým prvním až k-tým adresovacím vstupem 1.1 až l.k propojen s prvním až k-tým adresovacím vnějším výběrovým vstupem Nx^Al až Hx. Ak a s Prvním až k-tým adresovacím vstupem 2. 1 až 2_.kThe logic evaluation circuit comprises a first and a second demultiplexer 1, 2, an output member 3, and a first and a second multiplexer 4, 5. The first demultiplexer 1, which is provided with the first external selection input Nx.Gl, is its first to k-team. by addressing input 1.1 to 1k coupled to the first to k-th addressing external selection input Nx ^ A1 to Hx. If and with the first to kth addressing input 2.1 to 2k.k
223 142 “ 3 druhého demultiplexního členu 2. Druhý demultiplexní člen 2 je opatřen druhým vnějším výběrovým vstupem Nx.02. Jeho první napájecí vstup 2.ϋοο je propojen s Prvním napájecím vstupem l.Uoo prvního demultiplexního členu 1. Druhý napájecí vstup l.Uss prvního demultiplexního členu 1 je propojen s druhým napájeolm vstupem 2. (Jss druhého demultiplexního členu 2. Druhý až n-tý výstup 2,bl až 2,bn druhého demultiplexního členu 2 je propojen s prvním až n-tým vstupem 31.bl až 31.bn druhé skupiny výstupního členu 3. První až n-tý vstun 31.al až 31. an první skuniny výstupního členu 3 je propojen s prvním až n-tým výstupem l.al až l.an prvního demultiplexního členu 1. Výstupní člen 3 je opatřen prvním až n-tým vnějším vstupem Nx.al až Nx.an první skupiny a prvním až n-tým vnějším vstupem Nx.bl až Nx.bn druhé skupiny. Prostřednictvím prvního až n-tého výstupu 32 .bl až 32,.bn druhé skupiny je výstupní člen 3 propojen s prvním až n-tým vstupem 5.bl až 5.bn druhého multiplexního členu 5, který je opatřen druhým vnějším stavovým výstupem Nx.W2 a druhým vnějším stavovým vstupem Nx.S2. První napájeoí vstup 5.Uco druhého multiplexního členu 5 je propojen s prvním napájecím vstupem 4.Uoo prvního multiplexního členu 4. Druhý napájeoí vstup 5. Uss druhého multiplexního členu 5 je propojen s druhým napájeolm vstupem 4.U38 prvního multiplexního členu 4, který je opatřen prvním vnějším stavovým vstupem Nx.Sl a prvním vnějším stavovým výstupem Nx.Wl. První až n-tý vstup 4.al až 4.an prvního multiplexního členu 4 je propojen s prvním až n^tým výstupem 32.al až 32.aa první skupiny výstupního členu 3. První až k-tý adresovací vstup 4.1 až 4.k prvního multiplexního členu 4 je propojen jednak s prvním až k-tým adresovacím vstupem 5.1 až 5.k druhého multiplexního členu 5, jednak s prvním až k-tým adresovacím vnějším stavovým vstupem Nx.Bl až Nx.Bk. První vnější napájecí vstup Uoo je propojen s prvním napájecím vstupem 4.U00 prvního multiplexního členu 4 a s prvním napájecím vstupem 5.Uoo druhého multiplexního členu, dále s prvním napájecím vstupem 3,U_oc výstupního členu 3 a dále s prvním napájecím vstupem 2.Úpo druhého demultiplexního členu 2 a β prvním napájecím Fstupem l.Uoc prvního demultiplexního členu 1. Druhý vnější napájeoí vstup Uss je propojen s druhým napájecím vstupem 5.Uss druhého multiplexního členu 5 a s druhým napájecím vstupem 4.Uss prvního multiplexního členu 4, dále s druhým napájecím vstupem XjUss223 142 '3 of the second demultiplexer 2. The second demultiplexer 2 is provided with a second external selection input Nx.02. Its first power input 2.ϋοο is coupled to the first power input l.Uoo of the first demultiplexer 1. The second power input l.Uss of the first demultiplexer 1 is coupled to the second power input 2. (Jss of the second demultiplexer 2. The second to n- the th output 2, b1 to b2n of the second demultiplexer member 2 is connected to the first to nth input of 31.bl to 31.bn of the second group of output member 3. The first to nth input of 31.al to 31. an of the first group the output member 3 is coupled to the first to n-th output of l.a1 to l.an of the first demultiplexer 1. The output member 3 is provided with the first to n-th external input Nx.a1 to Nx.an of the first group and the first to n- through the external input Nx.bl to Nx.bn of the second group By means of the first to n-th output 32, b1 to 32, bn of the second group, the output member 3 is connected to the first to n-th input of 5.b1 to 5.bn of the second a multiplexing member 5 provided with a second v The first power input 5.Uco of the second multiplexer 5 is coupled to the first power input 4.Uoo of the first multiplexer 4. The second power input 5. Uss of the second multiplexer 5 is the second state output Nx.W2 and the second external state input Nx.S2. coupled to a second power input 4.U38 of a first multiplexer 4 having a first external status input Nx.Sl and a first external status output Nx.Wl. The first to nth inputs of 4.a to 4.an of the first multiplexer 4 are coupled to the first to nth outputs of 32.a to 32.a and the first group of output member 3. First to k-th addressing inputs 4.1 to 4. to the first multiplexer 4 is coupled both to the first to k-th addressing input 5.1 to 5. to the second multiplexer 5 and to the first to k-th addressing external state input Nx.B1 to Nx.Bk. The first external power input Uoo is coupled to the first power input 4.U00 of the first multiplexer 4 and the first power input 5.Uoo of the second multiplexer, to the first power input 3, the Uoc output member 3, and to the first power input 2.Upo of the second The second external power input Uss is coupled to the second power input 5.Uss of the second multiplexer 5 and to the second power input 4.Uss of the first multiplexer 4, and to the second power supply. input XjUss
223 142223 142
- 4 výstupního členu 3 a dále s druhým napájecím vstupem 2.Uss druhého demultlplexního členu 2 a s druhým napájecím vstupem l.Pss prvního demultiplexního členu 1.4 of the output member 3 and further with a second power input 2.Uss of the second demultiplexer member 2 and with a second power input 1.Pss of the first demultiplexer member 1.
První demultiplexní člen 1 obsahuje převodník kódu BCD na kód 1 z n a je opatřen prvním až k-tým adresovacím vnějším výběrovým vstupem Nx.Al až Nx.Ak. kterým je převáděna příslušná adresovací kombinace a dále prvním vnějším výběrovým vstupem Nx.Gl. Druhý demultiplexní člen 2 obsahuje obdobný výběrový obvod s tím, že je navíc opatřen druhým vnějším výběrovým vstupem Nx»G2. Výstupní člen 3 obsahuje běžné aktivní a pasivní prvky, jak je znázorněno v připojeném výkresw. Výstupní člen 3 je opatřen dále prvním až n-tým vnějším vstupem Nx.al až Nx.An první skupiny a prvním až n-tým vnějším vstupem Nx.bl až Nx.bn druhé skupiny. První multiplexní člen 4 obsahuje logický výběrový obvod, opatřený prvním až k-tým vnějším vstupem Nx.Bl až Nx.Bk, prvním vnějším stavovým výstupem Nx.Wl a prvním vnějším stavovým vstupem Nx.S1. Druhý multiplexní člen 5 obsahuje podobný logický výběrový obvod a je opatřen druhým vnějším stavovým výstupem Nx.W2 a druhým vnějším stavovým vstupem NX.S2.The first demultiplexer 1 comprises a BCD-to-1 converter n and is provided with a first to k-th addressing external selection input Nx.A1 to Nx.Ak. converting the respective addressing combination and the first external selection input Nx.Gl. The second demultiplexer 2 comprises a similar selection circuit except that it is additionally provided with a second external selection input Nx → G2. The output member 3 comprises conventional active and passive elements as shown in the attached drawing. The output member 3 is further provided with a first to n-th external input Nx.al to Nx.An of the first group and a first to n-th external input Nx.bl to Nx.bn of the second group. The first multiplexer 4 comprises a logic selection circuit having a first to k-th external input Nx.B1 to Nx.Bk, a first external state output Nx.W1, and a first external state input Nx.S1. The second multiplexer 5 comprises a similar logic selection circuit and is provided with a second external state output Nx.W2 and a second external state input NX.S2.
Neadresování požadovaného místa logické struktury se provádí prostřednictvím prvního nebo druhého demultiplexního členu 1, 2. Příslušný výstup z demultiplexních členů 1, 2 je vybírán na základě přiváděné vstupní kombinace signálů na prvním až k-tém adresovacím vnějším výběrovém vstupu Nx. Al až Nx.Ak. Tato kombinace je zaváděna v BCD kódu, výběr příslušného demultiplexního členu 1, 2 je prováděn signálem na prvním nebo druhém vnějším výběrovém vstupu Nx.Gl, Nx,G2. Všechny výstupy demultiplexních členů 1, 2 jsou v klidovém stavu nastaveny na úroveň log 1, čímž jsou zavřeny všechny tranzistory ve výstupním členu 3. Naadresovaný výstup je překlopen do stavu.log 0, čímž je otevřen příslušný tranzistor a tato změna se přenese na vnější vstup Nx.al až Nx.an, Nx.bl až Nx.bn. Tyto vstupy jsou přivedeny na vlastní testovanou soustavu vyhodnocovaných míst a slouží k dvousměrnému přenosu signálů mezi výstupním členem J a testovanou soustavou. Po otevření vybraného příslušného tranzistoru se tato změna může převést na libovolné testované místo. Zjištění, zda požadované místo Nx.al až Nx.an, Nx.bl až Nx.bn je na příslušné naněíové úrovni, se provádí prostřednictvím prvního nebo druhého multiplexního členu 4, 5, který je aktivován prvním nebo druhýmThe non-addressing of the desired location of the logic structure is performed by the first or second demultiplexing members 1, 2. The respective output of the demultiplexing members 1, 2 is selected based on the input signal combination being applied to the first to k-th addressing external selection input Nx. Al to Nx.Ak. This combination is implemented in the BCD code, the selection of the respective demultiplexer 1, 2 being made by a signal at the first or second external selection input Nx.G1, Nx, G2. All outputs of the demultiplexers 1, 2 are in the idle state set to log 1, which closes all transistors in the output member 3. The addressed output is flipped to log.log 0, which opens the respective transistor and this change is transferred to the external input Nx.al to Nx.an, Nx.bl to Nx.bn. These inputs are connected to the tested system of evaluated places and serve for two-way transmission of signals between the output member J and the tested system. After opening the appropriate transistor selected, this change can be transferred to any test location. Determining whether the desired location Nx.al to Nx.an, Nx.bl to Nx.bn is at the appropriate tax level is performed by the first or second multiplexing member 4,5 which is activated by the first or second
223 142223 142
- 5 stavovým vstupem Nx.Sl. Nx.S2 a příslušné pořadové číslo vstupu 4.al až 4.an. 5.bl až 5.bn je vybráno vstupní kombinací signálů na prvním až k-tém vnějším stavovém vstupu Nx.Bl až Nx.Bk. Stav tohoto vstupu se pak bud prvním nebo druhým vnějším stavovým výstupem Nx.Wl. Nx.W2 přivádí do nadřasená vnější řídící logiky nebo přímo jako vstup do návazného řídícího systému.- 5 status input Nx.Sl. Nx.S2 and the corresponding serial number of input 4.al to 4.an. 5.b1 to 5.bn is selected by an input combination of signals at the first to k-th external state input Nx.B1 to Nx.Bk. The state of this input is then either the first or second external state output Nx.Wl. The Nx.W2 leads to the shaky external control logic or directly as an input to the downstream control system.
Logioký vyhodnooovaoí obvod dle vynálezu je určen k využití v obecnýoh apllkaoích řídících systémů, především v aplikacích s mikroprocesorovými nebo minipočítačovými systémy, kde obvod umožňuje sestavení speciální komunikační jednotky pro styk systému s vnějším prostředím.The logic evaluation circuit according to the invention is intended for use in general applications of control systems, in particular in applications with microprocessor or minicomputer systems, where the circuit enables the assembly of a special communication unit for the interface of the system with the external environment.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS231282A CS223142B1 (en) | 1982-04-01 | 1982-04-01 | Lbgic evaluation circuit, especially for evaluating the electrical connection of the final logic structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS231282A CS223142B1 (en) | 1982-04-01 | 1982-04-01 | Lbgic evaluation circuit, especially for evaluating the electrical connection of the final logic structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS223142B1 true CS223142B1 (en) | 1983-09-15 |
Family
ID=5359886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS231282A CS223142B1 (en) | 1982-04-01 | 1982-04-01 | Lbgic evaluation circuit, especially for evaluating the electrical connection of the final logic structure |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS223142B1 (en) |
-
1982
- 1982-04-01 CS CS231282A patent/CS223142B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6900660B2 (en) | IC with digital and analog circuits and mixed signal I/O pins | |
| KR100343696B1 (en) | Emulation module having planar array organization | |
| US6507215B1 (en) | Programmable driver for an I/O pin of an integrated circuit | |
| US5675589A (en) | Programmable scan chain testing structure and method | |
| US5796717A (en) | System for switching from working units to stand-by units | |
| ES2093325T3 (en) | TEST AND VERIFY INDIVIDUAL CIRCUIT DATA IN A WAFER BEFORE THE SEPARATION PROCESS. | |
| KR940004818A (en) | Multiple Array High Density Programmable Logic Devices with Multiple Programmable Switch Matrix | |
| EP0008380A1 (en) | Electronic circuit assembly for testing module interconnections | |
| NL192801B (en) | A method for testing a carrier with a plurality of digitally operating integrated circuits, an integrated circuit suitable for mounting on a carrier thus to be tested, and a carrier provided with several such integrated circuits. | |
| EP0219413A3 (en) | An array reconfiguration apparatus and method particularly adapted for use with very large scale integrated circuits | |
| EP0264334A3 (en) | Synchronous array logic circuit | |
| AR241566A1 (en) | Hybrid relay controller/driver in a signal distribution system | |
| CS223142B1 (en) | Lbgic evaluation circuit, especially for evaluating the electrical connection of the final logic structure | |
| US6243512B1 (en) | Optical 2-fiber ring network | |
| US20030192024A1 (en) | Configurable scan path structure | |
| GB2121997A (en) | Testing modular data processing systems | |
| CA2135680C (en) | Method and apparatus for controlling the testing of a plurality of systems via a boundary-scan port during testing | |
| US6124715A (en) | Testing of live circuit boards | |
| KR100442468B1 (en) | Integrated circuit with scan register chain | |
| KR960706079A (en) | DEVICE FOR ELECTRICALLY TESTING AN ELECTRICAL CONNECTION MEMBER | |
| JPS60147659A (en) | logical structure | |
| US5187704A (en) | Monitoring method for stand-by circuits suitable for a multiplexing/demultiplexing apparatus | |
| SU1672453A1 (en) | Easy-to-test logical device | |
| SU1473079A1 (en) | Switching device | |
| CS210156B1 (en) | Connecton of the base building module of the adressable switches matrix |