CS221243B1 - Zapojení s komparátorem pro testování mikroprocesorového systému - Google Patents

Abstract

Zapojení řeší zlepšení pozorovatelnoeti průběhu autonomního testu mikroprocesorového systému, a tím zvýšení stupně diagnostického rozlišení v případě výskytu poruchy. Řešení se dosahuje komparací průběhu stejných autonomních testů ve stejných mikroprocesorových systémech v reálném čase, což se uskutečňuje pomocí testovacího komparátoru, který porovnává v průběhu komunikace na sběrnicích stavy adresních a datových linek, synchronizuje srovnávané systémy, detekuje přítomnost instrukcí HALT a dekóduje kód řízení v okamžiku detekce neshody dat. Dále testovací komparátor zahrnuje čítač adres o jedničku s možností paralelního záznamu cílové adresy a programovatelnou paměť seznamu návěstí testovacího programu. S obsahem čítače a programovtelné paměti se ve fázích fetch srovná­ vají stavy adresních linek systémových sběirnic.

Description

Předmětem vynálezu je zapojení s komparátorem, pomocí něhož lze zlepšit pozorovatělnost průběhu autonomního· testu mikroprocesorového systému, a tím zvýšit stupeň diagnostického rozlišení v případě výskytu poruchy.

Pod pojmem autonomní test mikroprocesorového systému se zpravidla rozumí soubor subtestů, které jsou uloženy jednak v permanentní paměti, jednak v zapisovatelné paměti a jsou postupně aplikovány na mikroprocesory, na operační paměť a na periferní zařízení daného systému. Přitom paměť testu je součástí systému a výsledky subtestů vyhodnocuje vlastní mikroprocesor nebo jeden z mikroprocesorů. Z toho· tedy plyne, že pravděpodobnost detekce poruchy v takovém systému a následná její lokalizace například při periodickém testování závisí na spolehlivosti a na stavu před testováním zejména u vyhodnocujícího modulu tj. mikroprocesoru. U nově realizovaného mikroprocesorového systému pak závisí na tom, do jaké míry výrobní závada omezí funkceschopnost vlastního mikroprocesoru v daném systému. Kromě autonomních testů se používá kombinace vnitřního a vnějšího testu například tzv. konfrontační test. Pro· účely testování je sestaven shodný mikroprocesorový systém, který je považován za etalonový a vytváří si správné odezvy na testovací program. Mikroprocesor testujícího systému pak porovnává tyto odezvy s odezvami testovaného systému respektive systémů. Tato metoda ovšem klade zvýšené nároky na spolehlivost vyhodnocujícího mikroprocesoru a celého testujícího systému. Další modifikací může být vzájemné testování spojené s provedením autonomních testů mikroprocesoroivých systémů. V případě výsledného syndromu S=(0,l 1,0), tj. autonomní testy ti, t4 nedetekují poruchu a -vnější testy t2, t3 detekují poruchu, však nelze jednoznačně rozhodnout, ve kterém systému se vyskytla porucha. Pokud chceme získat možnost jednoznačného rozhodování pro případ poruchy v jednom ze systémů, potom musíme vytvořit tzv. 1-diagnostikovatelný multimikropočítačový systém přidáním třetí jednotky, kde každá jednotka je úplně testovaná z některé další jednotky. Přidání další testující jednotky s inteligencí mikropočítače je ovšem ekonomicky nevýhodné a se vzrůstající složitostí testující jednotky se zhoršuje možnost její úplné testovatelnosti. Rovněž se prodlužuje doba potřebná na provedení systémového testu.

Pro uvedené problémy poskytuje optimální řešení zapojení s komparátorem pro testování mikroprocesorového' systému podle vynálezu, jehož podstata spočívá v tom, že testovací komparátor sestává z čítače, z prvního adresního komparátorů, ze druhého adresního komparátorů, ze třetího adresního komparátorů, z datového komparátorů, z prvního halt-detektoru, ze druhého halt-detektoru, z prvního registru s dekodérem řízení, ze druhého registru s dekodérem řízení, ze synchronizačního obvodu, z propojovacího obvodu, z invertoru, z bloku hradel, ze součinového obvodu, z programovatelné paměti seznamu návěští, z adresního ukazovátka a z detektoru skokových instrukcí, přičemž první vstup testovacího komparátoru je zapojen na adresní linky první sběrnice, první svorka testovacího komparátorů je zapojena na datové linky první sběrnice, druhá svorka testovacího komparátorů je zapojena na synchronizační linky první sběrnice, třetí svorka testovacího¹ komparátorů je spojena s řídicími linkami první sběrnice, pátý vstup testovacího komparátorů je zapojen na adresní linky druhé sběrnice, čtvrtá svorka testovacího komparátorů je zapojena na synchronizační linky druhé sběrnice, pátá svorka testovacího komparátorů je· zapojena na datové linky druhé sběrnice a šestá svorka testovacího komparátorů je zapojena na řídicí linky druhé sběrnice.

Výhodami uvedeného zapojení jsou snížení testovacích nákladů oproti použití tří kompletních systémů, vysoká rychlost testování, použitelnost již sestaveného autonomního testu mikroprocesorového systému ovšem s vyšším stupněm lokalizace, použitelnost pro rychlé testování ve výrobě více mikroprocesorových systémů současně, úplnost testu systému může být zajištěna sjednocením autonomního testu a testu z komparátorů a konečně potřeba o jednu testující jednotku menší, než vyžaduje metoda ryze vnějšího testováni mezi jednotkami.

Na přiloženém výkrese je zapojení podle vynálezu, kde je uvedeno vzájemné propojení jednotlivých bloků společně s jejich označením.

První vstup 280 testovacího komparátorů 28 je spojen s adresními linkami 2 první sběrnice 5, s datovým vstupem 110 čítače 11, s prvním vstupem 121 prvního adresního· komparátorů 12, s prvním vstupem 201 třetího adresního komparátorů 20 a s druhou svorkou 211 propojovacího obvodu 21. První svorka 281 testovacího komparátorů 28 je spojena s datovými linkami 3 první sběrnice 5, se třetí svorkou 212 propojovacího obvodu 21, s prvním vstupem 231 datového komparátorů 23 a se vstupem 240 prvního halt — detektoru 24. Druhá svorka 282 'testovacího komparátorů 28 je spojena se synchronizačními linkami 1 první sběrnice 5, se třetím vstupem 222 synchronizačního obvodu 22 a s první svorkou 210 propojovacího obvodu 21. Třetí svorka 283 testovacího komparátorů 28 je spojena s řídicími linkami 4 první sběrnice 5, se čtvrtou svorkou 213 propojovacího obvodu 21, se čtvrtým vstupem 2,23 synchronizačního obvodu 22 a s prvním vstupem 251 prvního· registru 25 s dekodérem řízení. Pátý vstup 311 testovacího komparátorů 28 je spojen s adresními linkami 8 druhé sběrnice 10, s druhým vstupem 202 třetího adresního komparátorů 20, se šestou svorkou 215 propojovacího obvodu a s druhým vstupem 153 druhého adresního komparátoru 15. Čtvrtá svorka 310 testovacího komparátoru 28 je spojena se synchronizačními linkami 0 druhé sběrnice 10, s pátou svorkou 214 propojovacího obvodu a s pátým vstupem. 224 synchronizačního obvodu 22. Pátá svorka 309 testovacího komparátoru 28 je spojena s datovými linkami 7 druhé sběrnice 10, se třetím vstupem 183 detektoru 18 skokových instrukcí, se sedmou svorkou 216 propojovacího obvodu 21, se vstupem 270 druhého halt — detektoru 27 a s druhým vstupem 233 datového¹ komparátoru 23. Šestá svorka 308 testovacího komparátoru 28 je spojena s osmou svorkou 217 propojovacího obvodu 21, s řídicími linkami 6 druhé sběrnice 10, se šestým vstupem 225 synchronizačního obvodu 22, s prvním vstupem 284 druhého registru 28 s dekodérem řízení, s druhým vstupem 184 detektoru 18 skokových instrukcí a s hodinovým vstupem 113 čítače 11. Druhý vstup 313 testovacího komparátoru 28 je spojen s řídicím vstupem 218 propojovacího obvodu 21. Třetí vgítup 312 testovacího komparátoru 28 je spojen s hradlovacím vstupem 120 prvního adresního komparátoru 12, s hradlovacím vstupem 151 druhého adresního komparátoru 15 a se vstupem 190 invertoru 19. Výstup 191 invertoru 19 je spojen s hradlovacím vstupem 200 třetího adresního komparátoru 20, jehož výstup 203 je spojen s druhým vstupem 254 prvního registru 25 s dekodérem řízení a s druhým vstupem 281 druhého registru 26 s dekodérem řízení. Výstup 122 prvního adresního komparátoru 12 je spojen s prvním vstupem 140 součinového obvodu 14, s prvním vstupem 220 synchronizačního obvodu 22 a s prvním výstupem 284 testovacího¹ komparátoru 28. Výstup 150 druhého adresního komparátoru 15 je spojen s druhým vstupem 142 součtového obvodu 14, s druhým vstupem 221 synchronizačního obvodu 22 a s třináctým výstupem 307 testovacího komparátoru 28. Výstup 141 součinového obvodu 14 je spojen ss zápisovým vstupem 111 čítače 11. Výstup 112 čítače 11 je spojen s prvním vstupem 130 bloku hradel 13, jehož druhý vstup 131 je spojen s výstupem 161 programovatelné paměti 16 seznamu návěští, jehož třetí vstup 133 je spojen s druhým výstupem 181 detektoru 18 skokových instrukcí, a jehož první výstup 132 je spojen s druhým vstupem 123 prvního· adresního komparátoru 12 a s druhým vstupem 152 druhého adresního komparátoru 15. První výstup 226 synchronizačního obvodu 22 je spojen s druhým výstupem 285 testovacího komparátoru 28. Druhý výstup 228 synchronizačního· obvodu 22 je spojen s hradlovacím vstupem 230 datového komparátoru 23, jehož výstup 232 je spojen s hodinovým vstupem 250 prvního registru 25 s dekodérem řízení a s hodinovým vstupem 280 druhého registru 26 s dekodérem, řízení. První výstup 180 detektoru 18 skokových instrukcí je spojen s hodinovým vstupem 171 adresního ukazovátka 17, jehož výstup 170 je spojen s adresním vstupem 160 programovatelné paměti 16 seznamu návěští. První výstup 241 prvního halt — detektoru 24 je spojen se třetím výstupem 287 testovacího komparátoru 28, jehož čtvrtý výstup 288 je spojen s druhým výstupem 242 prvního halt — detektoru 24, a jehož pátý výstup 289 je spojen se třetím výstupem 243 prvního halt — detektoru 24. První výstup 252 prvního¹ registru 25 s dekodérem řízení je spojen se šestým výstupem 300 testovacího komparátoru 28, jehož sedmý výstup 301 je spojen s druhým výstupem 253 prvního registru 25 s dekodérem řízení. Osmý výstup 302 testovacího komparátoru 28 je spojen s prvním výstupem 262 druhého registru 26 s dekodérem řízení, jehož druhý výstup 263 je spojen s devátým výstupem 303 testovacího komparátoru 28. První výstup 271 druhého halt — detektoru 27 je spojen s desátým výstupem 304 testovacího komparátoru 28, jehož jedenáctý výstup 305 je spojen s druhým výstupem 272 druhého halt — detektoru 27, a jehož dvanáctý výstup 306 je spojen se třetím výstupem 273 druhého halt — detektoru 27. Čtvrtý vstup 286 testovacího komparátoru 28 je spojen s nulovacím vstupem 114 čítače 11, s nulovacím vstupem 172 adresního ukazovátka 17, s nulovacím vstupem 185 detektoru 18 skokových Instrukcí, s nulovacím vstupem 255 prvního registru 25 s dekodérem řízení a s nulovacím vstupem 265 druhého registru 26 s dekodérem řízení. Druhý výstup 134 bloku hradel 13 je spojen se třetím vstupem 124 prvního adresního komparátoru 12 a se třetím vstupem 154 druhého adresního komparátoru 15. Třetí výstup 186 detektoru 18 skokových instrukcí je spojen se čtvrtým vstupem 135 bloku hradel 13. Funkce zapocení podle obrázku 1 je nástoduTcí: V případě, že se jedná o asynchronní systém, pro bíhá mezimodulová komuwkace na první sběrnici 5 a na druhé sběrnici 10 asynchronně tzn. platnost hladin signálů na adresních linkách 2 a 8, na datových linkách 3 a 7 a na řídicích linkách 4 a 6 udávají výstupní, respektive vstupní signály na synchronizačních linkách 1 a 9. Výstupní signál vysílá adresující modul a vstupní signál je odpověď adresovaného modulu. V případě synchronního systému se vyskytují dva režimy mezimodulové komunikace, a to buď reakce adresované jednotky na řídicí signály na řídicích linkách 4, respektive 8 proběhne do definovaného okamžiku, nebo neaktivní hladinou vstupního signálu na příslušné lince synchronizačních linek 1, respektive· 9 vyvolá adresovaný modul generaci signálů prodlevy z hodinového generátoru do adresujícího modulu. Druhý výstup 285 testovacího komparátoru 28 je u asynchronního systému zaveden na synchronizační vstupy adresujících modulů připojených na první sběrnici 5 a ná druhou sběrnici 10, v nichž se tímto signálem po ukončení komunikace v obou systémech odstartují podmínečně ovládané hodinové generátory, které jsou na začátku komunikace zastaveny. U synchronního systému je druhý výstup 285 zaveden na synchronizační vstup společného hodinového' generátoru. Ukončení komunikace js signalizováno aktivními hladinami vstupních synchronizačních signálů na vstupech 282 a 310 testovacího komparátoru 28. Dále jsou nutnou podmínkou pro generaci startovacího signálu aktivní hladiny řídicích signálů na vstupech 283 a 308 testovacího komparátoru 28 a neaktivní hladiny signálů na vstupech 220 a 221 synchronizačního obvodu. 22. Tyto neaktivní hladiny se generují z výstupu 122 prvního· adresního komparátoru 12 a z výstupu 150 druhého adresního komparátoru 15 v případě,, že se adresy instrukcí na sběrnicích 5 a 10 shodují s údajem na prvním výstupu 132, respektive na druhém výstupu 134 bloku hradel 13. U asynchronního systému se v případě neshody vyšle neaktivní signál z druhého výstupu 285 testovacího· komparátoru 28, což způsobí generaci prodlevy a v tomto místě se provádění autonomního testu zastaví. Adresní komparátory 12 a 15 jsou řízeny fetch-signály ze třetího vstupu 312 testovacího komparátoru 28. Tím je dáno, že porovnání nastává pouze při adresách instrukcí. Na počátku testování jsou čítač 11, adresní ukazovátko 17, detektor 18 -skokových instrukcí, první registr 25 s dekodérem řízení a druhý registr 28 s dekodérem řízení uvedeny signálem na čtvrtém vstupu 288 do· výchozího· stavu tzn. čítač 11 obsahuje počáteční adresu autonomního testu., adresní ukazovátko 17 má nulový obsah, klopné obvody detektoru 18 skokových instrukcí jsou ve stavu, kdy signalizují nepřítomnost skokové instrukce, první registr 25 s dekodérem řízení a druhý registr 26 s dekodérem řízení má nulový obsah a na výstupech 300, 301, 302 a 303 testovacího komparátoru 26 jsou, neaktivní hladiny signálů.

Systémový test má tři základní etapy, a to: a) úplný fest testovacího komparátoru 28 pomocí mikropočítače připojeného· na první sběrnici 5 při aktivaci, propojovacího obvodu 21 prvním z aktivních signálů na druhém vstupu 313 testovacího komparátoru 28, čímž se dosáhne propojení linek první sběrnice 5 na linky druhé sběrnice 10. b) úplný test testovacího· komparátoru 28 pomocí mikropočítače připojeného na druhou sběrnici 10 při aktivaci propojovacího obvodu 21 druhým z aktivních signálů na druhém vstupu 313 testovacího komparátoru 28, čímž se dosáhne propojení linek druhé sběrnice 10 na linky první sběrnice 5 a třetím z aktivních signálů na druhém vstupu 313 testovacího komparátoru 28 se v obou testech nastaví buď přímá, nebo· inverzní funkce pro adresní a datové signály, c) komparace průběhu autonomního testu mikroprocesorového systému obsahujícího první sběrnici 5 v reálném čase s průběhem stejného autonomního testu ve stejném mikroprocesorovém systému obsahujícím druhou sběrnici 10 pomocí testovacího komparátoru 28, při neaktivovaném propojovacím obvodu 21.

Po každé provedené instrukci se zvýší obsah čítače 11 o jedničku a v případě skoku na správnou cílovou adresu se do čítače 11 tato· adresa uloží. V určitém kroku testu dojde k detekci první skokové instrukce tj. jsou aktivní hladiny signálů na druhém výstupu 181 nebo· na třetím výstupu 188 podle příslušného· kódu na třetím vstupu 183 detektoru 18 skokových instrukcí. Po provedení této instrukce, což je signalizováno ukončením aktivní hladiny řídicího signálu, je na druhém vstupu 184 pomocí signálu z prvního výstupu 180 zvýšen obsah adresního ukazovátka 17 o jedničku a nyní ukazuje na první návěští uložené v programovatelné paměti 18 seznamu návěští. Jedná-li se o nepodmínečnou skokovou instrukci, potom· aktivním signálem na třetím vstupu 133 je přepnut na výstupy 132 a 134 stav výstupu 181. Při shodě stavů na adresních linkách 2 a 8 se stavem na některém z výstupů 132, 134 se generují neaktivní signály na výstupech 122 a 150, které se vyhodnotí na součinovém obvodu 14 a aktivní signál z výstupu 141 způsobí zápis stavu adresních linek 2 do čítače 11. Obsah čítače 11 se zvyšuje po provedení každé instrukce o jedničku signálem, na hodinovém vstupu 113. Jedná-li se o podmínečnou skokovou instrukci, potom aktivním' signálem na čtvrtém vstupu 135 je přepnut na první výstup 132 stav výstupu 112 a na druhý výstup 134 je přepnut stav výstupu 161. Pdkud detektor 18 skokových instrukcí nedetekuje instrukci skoku, potom jsou na vstupech 133 a 135 neaktivní signály a na výstupy 132 a 134 je přepnut stav výstupu 112. Ve fázích operace s daty je přes invertor 19 uveden do funkce třetí adresní komparátor 20, ve kterém se detekuje první neshoda na adresních linkách 2 a 8 při operaci s daty a fest pokračuje dále. Z výstupu 203 je potom ovlivněna funkce dekodérů řízení na vstupech 254 a 281. Na začátku komunikace se generuje na výstupu 228 a dále na výstupu 232 záznamový impuls pro hodinové vstupy 250 a 280 a způsobí zápis kódu řízaní. Po ukončení komunikace na první sběrnici 5 a n-a druhé sběrnici 10 se generuje synchronizační impuls z druhého· výstupu 228 synchronizačního obvodu 22, který testuje shodnost stavů na datových linkách 3 a 7. V případě neshody se v datovém komparátoru 23 zablokuje další generace záznamových impulsů z výstupu 232. Autonomní test mikroprocesoru detekuje poruchu přechodem na instrukci HALT 1, test operační paměti detekuje poruchu přechodem na instrukci HALT 2 a test přídavných zařízení detekuje poruchu přechodem na instrukci HALT 3. Tyto stavy signalizují první halt — detektor a druhý halt — detektor 27. V systému s první sběrnicí 5 signalizuje stav HALT 1 aktivní hladina signálu na třetím výstupu 287, stav HALT 2 signalizuje aktivní hladina signálu na čtvrtém výstupu 288 a stav HALT 3 signalizuje aktivní hladina signálu na pátém výstupu 289 testovacího komparátoru 28. Kód řízení odpovídající čtení z operační paměti do mikroprocesoru vyvolá aktivní hladinu signálu na šestém výstupu 300 a kód řízení odpovídající čtení z přídavného zařízení do mikroprocesoru vyvolá aktivní hladinu signálu na sedmém výstupu 301 testovacího komparátoru 28. Neshoda v prvním adresním komparátoru 12 se detekuje aktivní hladinou signálu na prvním výstupu 284. Pokud došlo k detekci neshody na třetím adresním, komparátoru 20 dříve než na datovém komparátoru 23, pak je aktivním signálem ze druhého vstupu 255 zablokovaná funkce dekodéru řízení a kombinace signálů na výstupech 252 a 253 signalizuje poruchu v mikroprocesoru. V systému s druhou sběrnicí 10 signalizuje stav HALT 1 aktivní hladina signálu na desátém výstupu 271, stav HALT 2 signalizuje aktivní hladina signálu na jedenáctém výstupu 305 a stav HALT 3 signalizuje aktivní hladina signálu na dvanáctém výstupu 308 testovacího komparátoru 28. Kód řízení odpovídající čtení z operační paměti do mikroprocesoru vyvolá aktivní hladinu signálu na osmém výstupu 302 a kód řízení odpovídající čtení z přídavného zařzení do mikroprocesoru vyvolá aktivní hladinu signálu na devátém· výstupu 303 testovacího komparátoru 28. Neshoda na druhém adresním komparátoru 15 se detekuje aktivní hladinou signálu na třináctém výstupu 307 testovacího· komparátoru 28. Uvedené výstupy z testovacího komparátoru 28 jsou potom dále zpracovány ve vyhodnocovacím obvodu, který není zakreslen, který je považován za diagnostické tvrdé jádro. Rovněž zde nejsou zakresleny linky pro přerušení první sběrnice 5 a druhé sběrnice 10, na které je testovací komparátor 28 připojen dalšími vstupy. Na základě signálů žádostí o přerušení pak probíhá v synchronizačním obvodu 14 synchronizace činností přídavných zařízení.

Možnost použití uvedeného zapojení je při testování synchronních a asynchronních mikroprocesorových systémů při použití již sestaveného autonomního· testu systému a to všude tam, kde se vyžaduje vysoká rychlost detekce poruch spojená s vysokým procentem diagnostického· pokrytí dané třídy poruch. Zapojení lze dále použít i pro větší počet srovnávaných mikroprocesorových systémů například při výrobní diagnostice.

Claims (3)

1. Zapojení s komparátorem pro testování mikroprocesorového systému vyznačující se tím, že testovací komparátor (28) sestává z čítače (11), z prvního adresního komparátoru (12), ze druhého adresního komparátoru (15), ze třetího adresního komparátoru (20), z datového komparátoru (2'3), z prvního halt — detektoru (24), ze druhého halt — detektoru (27), z prvního registru (25) s dekodérem řízení, ze druhého registru (26) s dekodérem řízení, ze synchronizačního obvodu (22), z propojovacího obvodu (21), z invertoru (19), z bloků hradel (13), ze součinového obvodu (14), z programovatelné paměti (16) seznamu návěští, z adresního ukazovátka (17) a z detektoru (18) skokových instrukcí, přičemž první vstup (280) testovacího komparátoru (28) je zapojen na adresní linky (2) první sběrnice (5), první svorka (281) testovacího komparátoru (28) je zapojena na datové linky (3) první sběrnice (5), druhá svorka (262) testovacího komparátoru (28) je zapojena na synchronizační linky (1) první sběrnice (5), třetí svorka (2183) testovacího komparátoru (28) je spojena s řídicími linkami (4) první sběrnice (5), pátý vstup (311) testovacího komparátoru (38) je zapojen na adresní linky (8) druhé sběrnice (10), čtvrtá svorka (3110) testovacího komparátoru (28) je zapojena na synchronizační linky (9) druhé sběrnice (10), pátá svorka (3019) testovacího komparátoru (28) je zapojena na daVYNÁLEZU tové linky (7) druhé sběrnice (10) a šestá svorka (308) testovacího komparátoru (28,) je zapojena na řídicí linky (6) druhé sběrnice (10).

2. Zapojení podle bodu 1 vyznačující se tím, že první vstup (280) testovacího komparátoru (28) je dále spojen s datovým vstupem (110) čítače (11), s prvním vstupem (121) prvního adresního· komparátoru (12), s prvním vstupem (201) třetího adresního komparátoru (20) a s druhou svorkou (211) propojovacího obvodu (21), první svorka (281) testovacího komparátoru (28) je dále spojena se třetí svorkou (212) propojovacího· obvodu (21), s prvním vstupem (231) datového komparátoru (23) a se vstupem (240) prvního halt — detektoru (24), druhá svorka (282) testovacího komparátoru (28) je dále spojena se třetím vstupem (222) synchronizačního obvodu (22) a s první svorkou (210) propojovacího· obvodu (2.1), třetí svorka (283) testovacího komparátoru (28) je dále spojena se čtvrtou svorkou (213) propojovacího obvodu (.21), se čtvrtým vstupem. (223) synchronizačního obvodu (22) a s prvním vstupem (251) prvního registru (25) s dekodérem řízení, pátý vstup (311) testovacího komparátoru (28) je dále spojen s druhým vstupem (202) třetího adresního komparátoru (20), se šestou svorkou (215) propojovacího ob vodu (21) a s druhým vstupem (153) druhého adresního kompará221243 toru (13), čtvrtá svorka (310) testovacího komparátoru (28) je dále spojena s pátou svorkou (214) propojovtacího obvodu (22) a s pátým vstupem (224) synchronizačního obvodu (22), pátá svorka (309) testovacího komparátoru (28) je dále spojena se třetím vstupem (183] detektoru ,(18] skokových instrukcí, se sedmou svorkou (216) propojovacího obvodu (21), se vstupem (270) druhého halt — detektoru (27) a s druhým vstupem (233) datového komparátoru (23), šestá svorka (308) testovacího komparátoru (28) je dále spojena s osmou svorkou (217) propojovacího obvodu (21), se šestým vstupem (1225 j synchronizačního obvodu (22), s prvním^ vstupem (264) druhého registru (26) s dekodérem řízení, s druhým vstupem (184) detektoru (18) skokových instrukcí a s hodinovým vstupem (113) čítače (11) a třetí výstup (166) detektoru (18) skokových instrukcí je spojen se čtvrtým vstupem (135) bloku hradel (13).

3, Zapojení podle bodu 1 vyznačující se tím, že druhý vstup (313) testovacího komparátoru ,(28) je spojen s řídicím vstupem (218) propojovacího obvodu (21), třetí vstup (312) testovacího komparátoru (28) je spojen s hradlovacím vstupem (120!) prvního adresního komparátoru (12), s hradlovacím vstupem (151) druhého adresního komparátoru (15) a se vstupem (190) invertoru (19), výstup (191) invertoru (19) je spojen s hradlovacím vstupem (200) třetího adresního komparátoru (20), jehož výstup (2103 ) je spojen s druhým vstupem (254) prvního registru (25) s dekodérem řízení a s druhým vstupem (261) druhého registru (26) s dekodérem řízení, výstup (122) prvního adresního komparátoru (12) je spojen s prvním vstupem (140) součinového obvodu (14), s prvním vstupem (220) synchronizačního obvodu (22) a s prvním výstupem (284) testovacího komparátoru (28), výstup (150) druhého adresního komparátoru (15) je spojen, s druhým vstupem (142) součinového obvodu (14), s druhým vstupem (221) synchronizačního obvodu (22) a s třináctým výstupem (307) testovacího komparátoru (28), výstup (141) součinového obvodu (14) je spojen se zápisovým vstupem (111) čítače (11), výstup (112) čítače (11) je spojen s prvním vstupem (130) bloku hradel (13), jehož druhý vstup (131) je spojen s výstupem (161) programovatelné paměti (16) seznamu návěští, jehož třetí vstup (133) je spojen s druhým výstupem (181) detektoru (18) skokových instrukcí a jehož první vý12 stup (13;2) je spojen s druhým vstupem (123) prvního adresního komparátoru (12) a s druhým vstupem (152) druhého adresního komparátoru (15), první výstup (226) synchronizačního obvodu (22) je spojen s druhým výstupem ,(285) testovacího komparátoru (28), druhý výstup (228) synchronizačního obvodu (28) je spojen s hradlovacím vstupem (230) datového komparátoru (23), jehož výstup (232) je spojen s hodinovým vstupem (230) prvního registru (25) s dekodérem řízení a s hodinovým vstupem (1200)) druhého registru (26) s dekodérem řízení, první výstup (180) detektoru (18) skokových Instrukcí je, spojen s hodinovým vstupem (171) adresního ukazovátka (17), jehož výstup (170) je spojen s adresním vstupem (160) programovatelné paměti (16) seznamu návěští, první výstup (241) prvního halt — detektoru (24) je spojen se třetím výstupem (287) testovacího komparátoru (28), jehož čtvrtý výstup (288) je spojen s druhým výstupem (242) prvního halt — detektoru (24), a jehož pátý výstup (289) je spojen se třetím výstupem (243) prvního halt — detektoru (24), první výstup '(252) prvního registru (25) s dekodérem řízení je spojen se šestým výstupem (300) testovacího komparátoru (28), jehož sedmý výstup (301) je spojen s druhým výstupem (253) prvního registru (25) s dekodérem řízení, osmý výstup (302) testovacího komparátoru (28) je spojen s prvním výstupem (262) druhého registru (26) s dekodérem řízení, jehož druhý výstup (263) je spojen s devátým výstupem (303) testovacího komparátoru (28), první výstup (271) druhého halt — detektoru (27) je spojen s desátým výstupem (304) testovacího¹ komparátoru (28), jehož jedenáctý výstup (305) je spojen s druhým, výstupem (272) druhého halt — detektoru (27), a jehož dvanáctý výstup (306) je spojen se třetím výstupem (273) druhého halt — detektoru (27), čtvrtý vstup (286) testovacího komparátoru (28) je spojen s nulovacím vstupem (114) čítače (11), s nulovacím vstupem (172) adresního ukazovátka (17) , s nulovacím vstupem (185) detektoru (18) skokových instrukcí, s nulovacím vstupem (255) prvního registru (2'5) s dekodérem řízení a s nulovacím vstupem (265) druhého registru (26) s dekodérem řízení a druhý výstup (134) bloku hradel (13) je spojen se třetím vstupem (124) prvního adresního komparátoru (12) a se třetím vstupem (154) druhého¹ adresního komparátoru (15).