CS216670B2 - System of connection of the control spare computer - Google Patents

System of connection of the control spare computer Download PDF

Info

Publication number
CS216670B2
CS216670B2 CS747410A CS741074A CS216670B2 CS 216670 B2 CS216670 B2 CS 216670B2 CS 747410 A CS747410 A CS 747410A CS 741074 A CS741074 A CS 741074A CS 216670 B2 CS216670 B2 CS 216670B2
Authority
CS
Czechoslovakia
Prior art keywords
computer
data
instruction
delay
register
Prior art date
Application number
CS747410A
Other languages
Czech (cs)
Inventor
Erik B Ossfeldt
Original Assignee
Ericsson Telefon Ab L M
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ericsson Telefon Ab L M filed Critical Ericsson Telefon Ab L M
Publication of CS216670B2 publication Critical patent/CS216670B2/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/165—Error detection by comparing the output of redundant processing systems with continued operation after detection of the error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1695—Error detection or correction of the data by redundancy in hardware which are operating with time diversity
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
    • H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
    • H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
    • H04Q3/54541—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme using multi-processor systems
    • H04Q3/54558—Redundancy, stand-by

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Apparatus For Radiation Diagnosis (AREA)

Abstract

1484331 Synchronizing computers TELEFONAKTIEBOLAGET L M ERICSSON 24 Oct 1974 [30 Oct 1973] 46126/74 Heading G4A A computer system comprises substantially identical executive and reserve computers E, R respectively, each computer comprising a number of functional units FU connected to one another via timing buses tb, order buses ob and data buses db, the reserve computer being able to work synchronously and in parallel with the executive computer by means of clock pulses from a clock pulse generator CG applied to the computers via start devices SDe, SDr respectively, data being transferred unidirectionally from the executive computer to update the reserve computer via a data transferring channel DCH which incorporates a time delay, the reserve computer being started subsequent to the start of the executive computer after a time delay substantially equal to the time delay of the data transferring channel. The data transferring channel is opened if necessary, to prevent transfer of faulty data within the reserve computer, by means of a signal ts, representing the "transfer state" of the system and stored in a control memory CM, operating AND gates G1, G2 connected to the data bus dbr of the reserve computer. In order to start the parallel synchronous working of the computers, an interrupt unit IU sends a signal to the executive computer, interrupting processing and selecting an instruction register which sends a "ready signal" to the interrupt unit, the ready signal producing via a decoder DEC a secondary start pulse ss which is applied to the start device SDe. Each start device SD comprises a first phase generator (shift register) PG1 stepped by clock pulses, and a second phase generator (cyclic counter) PG2 being four steps corresponding to the four phases of an instruction processing cycle. The secondary start pulse ss causes read-out of a start instruction from a register SIRe, the start instruction addressing a beginning instruction register BIR in the executive computer. The secondary start pulse ss passes to the start device SDr of the reserve computer via a delay device DE, and is further delayed a certain number of phases by a first phase generator PG1r having more stages than generator PG1e. In another embodiment (not shown) all the delay is obtained from the delay device DE, the generators PG1e, PGlr being identical. The second phase generator PG2r remains at zero until activated by a start pulse s from generator PG1r, and then reads out a start instruction from a register SIRr to select a beginning instruction register in the reserve computer. In Fig. 2 (not shown) each functional unit FU has a control memory CM recording its transfer state, allowing diagnosis of which functional unit in the reserve computer is faulty. In this embodiment the delay device DE is omitted, delay being obtained partly via a single first phase generator (shift register) (PG1) feeding the start devices SDe, SDr via different outputs, and partly by the start device SDr addressing so called "blind instruction registers" (BLR) in the reserve computer. Each blind instruction register contains an instruction to address another register, so that a delay of one processing cycle is obtained. A drift comparison device comprising an EXOR gate (EXORd) compares data on the data transferring channel DCH and on the data bus dbr of the reserve computer during those timing phases intended for reception of data by the reserve computer, and generates an alarm signal if these are unequal. This alarm signal is used in the above diagnosis. In Fig. 3 (not shown) the delay of the delay device is achieved via the data transferring channel DCH, in that a signal is sent from generator PG1e to the control memory CM of the channel DCH, which closes the channel and enables data and a start instruction to be transferred from the executive to the reserve computer. When the incoming start instruction from channel DCH is recognized to be the same as that stored in register SIRr, a comparison device (EXORs) sends a start signal to the first phase generator PGlr. The second phase generator PG2r is then started a certain number of phases (optimally adjustable) following this.

Description

Vynález se týká soustavy spojení řídicího počítače a záložního počítače v podstatě shodného s. řídicím počítačem, vytvářejícím paralelní synchronní spojení řídicího a · záložního počítače, která sestává z generátorů pulsů společného pro oba počítače a spojeného s nimi pomocí časové sběrnice, která je součástí soustavy sběrnic, přičemž každý počítač obsahuje adresovatelné funkční jednotky, například paměťovou a aritmetickou jednotku a řídicí registr, které jsou navzájem propojeny datovým! sběrnicemi a adresovou a povelovou sběrnicí, které jsou součástí soustavy sběrnic, přičemž alespoň jedna z funkčních jednotk obsahupe řadu volitelných instrukčních registrů.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control computer and backup computer connection system substantially identical to a control computer forming a parallel synchronous connection between a control computer and a backup computer which consists of pulse generators common to both computers and connected thereto using a time bus which is part of the bus system. wherein each computer comprises addressable functional units, for example, a memory and arithmetic unit and a control register, which are interconnected by a data link. buses and address and command buses that are part of a bus system, wherein at least one of the functional units includes a plurality of optional instruction registers.

Je znám způsob spolupráce zařízení na zpracování dat, při kterém se záložní počítač předem připravý pro konečný start. Při této přípravě se řídicí počítač připraví · pro paralelní provoz. Startovací průběh se ' do obou počítačů zavede přípravou startovacích instrukcí. Při tom se například vydá povel do záložního počítače k přerušení jakéhokoliv testovacího programu, dále následuje povel do řídicího počítače vydat při nejbližší příležitosti impuls pohotovosti pro start, například při ukončení rutinového programu.It is known to cooperate with a data processing device in which the backup computer is prepared in advance for the final start. This preparation prepares the control computer for parallel operation. The start-up sequence is introduced into both computers by preparing start-up instructions. For example, a backup computer is commanded to interrupt any test program, followed by a command to the control computer to issue a ready-to-start impulse at the earliest opportunity, for example upon termination of a routine program.

Dalším způsobem spolupráce je opatření záložního počítače daty, takže tento, bylo-li třeba, může kdykoliv převzít řízení procesu. Dalším velmi důležitým způsobem spolupráce je kontinuální srovnání dat, pro které se může zavést kanál pro převádění dat. Čtvrtým způsobem spolupráce je provedení diagnózy vadného počítače pomocí identického bezvadného počítače.Another way of collaborating is to provide the backup computer with data, so that it can take control of the process at any time if necessary. Another very important way of collaboration is to continuously compare data for which a data conversion channel can be deployed. The fourth way of cooperation is to diagnose a defective computer using an identical, defect-free computer.

Dále existují četné možnosti spolupráce dvou identických počítačů. Pod pojmem „paralelní synchronní spolupráce” je zde třeba chápat, že se na řízený proces připojí vstupy obou zařízení na zpracování dat a výstup řídicího zařízení. Data, která obě zařízení momentálně vyrábějí, se kontinuálně navzájem porovnávají. Při výskytu chyby zastaví .se proces řízení jen na dobu, než se zjistí, které z obou zařízení je chybné. Pak řízení pokračuje pouze pomocí zařízení, které je v pořádku, a chyba se co· nejdříve odstraní, protože· při tomto stavu provozu se musí pracovat bez kontinuálního· porovnávání dat. Takové uspořádání se také nazývá „dvojče”.Furthermore, there are numerous possibilities for two identical computers to work together. By "parallel synchronous cooperation" it is to be understood here that the inputs of both the data processing devices and the output of the control device are connected to the controlled process. The data currently produced by the two devices is continuously compared with each other. In the event of an error, the control process is only stopped until it is determined which of the two devices is faulty. Then the control continues only with a device that is OK and the error is corrected as soon as possible, because this state of operation must be operated without continuous data comparison. Such an arrangement is also called a “twin”.

U soustav skládajících se z řídicího zařízení a rezervního zařízení, pracujících paralelně synchronně se synchronizace dosahuje pomocí synchronizačních impulsů, vyvozovaných například · generátorem synchronizačních impulsů, společným oběma zaří216670 zením a napojeným vždy na synchronizační sběrnice příslušející k soustavě sběrnic každého zařízení na zpracování dat. Každé zařízení na zpracování dat obsahuje větší množství adresovatelných funkčních jednotek, například paměťových a aritmetických, řídicí registr, mezi nimiž jsou dopravována data, resp. adresy a povely pomocí sběrnic dat, resp. povelů ústících do zmíněné soustavy sběrnic, a z nichž alespoň jedna funkční jednotka obsahuje řadu výběrových registrů instrukcí, v nichž jsou uloženy instrukce, . které jsou v průběhu jedné pracovní periody, aktivované synchronizačním generátorem a zahrnující celou řadu synchronizačních fází, čteny a zpracovány.In systems consisting of a control device and a standby device operating in parallel synchronization, synchronization is achieved by means of synchronization pulses, for example generated by a synchronization pulse generator, shared by the two devices and connected to the synchronization buses belonging to the bus system of each data processing device. Each data processing device comprises a plurality of addressable functional units, for example, memory and arithmetic, control registers, between which data or data are conveyed. addresses and commands via data buses, resp. commands leading to said bus system, of which at least one functional unit comprises a plurality of select instruction registers storing instructions,. which are read and processed during one working period, activated by the synchronization generator and comprising a plurality of synchronization phases.

Výše zmíněná synchronizační fáze definuje nejmenší oasový úsek, který je k dispozici pro logickou změnu stavu při použitém zpracování dat.The aforementioned synchronization phase defines the smallest time period available for a logical state change in the data processing used.

Jedno takové zařízení na zpracování dat se soustavou povelových sběrnic a datových sběrnlc je popsáno v americkém patentovém spisu č. 3 631 401. V porovnání se známějším zařízením na zpracování dat, určeným pro jednu jedinou určitou úlohu a proto poměrně nepřizpůsobivým co do možnosti použití pro nové další úkoly, rozšíření nebo schopnosti modernizování · jednotlivých součástí, je výše uvedené zařízení podle výše uvedeného amerického· patentu, to jest tzv. zařízení na zpracování dat obsahujcích všeobecnou soustavu sběrnic, přizpůsobivé.One such data processing device with a set of command buses and data buses is described in U.S. Pat. No. 3,631,401. Compared to the more familiar data processing device, intended for a single specific task and therefore relatively inadaptable in terms of use for the new further tasks, enhancements, or upgrading capabilities of the individual components, the above-mentioned device according to the above-mentioned US patent, i.e. the so-called data processing device comprising a general bus system, is adaptable.

Díky všeobecné soustavě sběrnic, zahrnující množství paralelních vodičů pro přenos dat, adres a instrukcí v paralelní a číslicové formě, na kteréžto vodiče jsou napojeny veškeré části zařízení . na zpracování dat, získá se stavebnicový systém, v němž funkční jednotky zařízení na zpracování dat tvoří stavebnicové prvky. Funkční jednotky jsou napojeny na soustavu všeobecných sběrnic jednotným způsobem pomocí jednotných tzv. stykových . členů nebo spojovacích jednotek, například ve formě registrů ovládaných- .kódy. Volbou vhodných stavebnicových prvků . lze získat nejrůznější konstrukce pro .- zařízení na zpracování dat, například minikomputor, . - kalkulátory nebo zařízení na zpracování dat v reálném čase, k řízení . jednoduchých nebo složitých procesů.Thanks to a general bus system comprising a number of parallel wires for data, address and instruction transmission in parallel and digital form, to which all parts of the device are connected. For example, a data processing system provides a modular system in which the functional units of the data processing device are modular elements. The functional units are connected to the system of general buses in a uniform manner by means of uniform so-called interface. members or coupling units, for example in the form of registers controlled by codes. Choice of suitable modular elements. various constructions for data processing equipment, such as a mini-computer, can be obtained. - calculators or real-time data processing equipment for control. simple or complex processes.

Zmíněný stavebnicový princip všeobecné ' soustavy sběrnic je používán také při stavbě telemechanických zařízení, řízených zařízeními na zpracování dat v reálném čase. Řízení telemechanických procesů v reálném čase . však klade takové nároky, jež podmiňují rozlišování rychle pracujících funkčních jednotek od oněch, jež pracují pomalu, tzn., že . je nutné zavést pro různé rychlosti zpracování dat různé soustavy sběrnic, při čemž vyrovnávací jednotky, opatřené stykovými členy, představují spojovací orgány mezi soustavami sběrnic. Vyzbrojí-li se centrální funkcí jednotky tvořící řídicí část zařízení na zpracování dat, a zmíněné vyrovnávací jednotky mezi centrálními . a .perifer ními jednotkami velmi rychle reagujícími logickými členy, například obvody TTL, to jest tranzistor-tranzistor logikou, a připojí-li se k centrální soustavě sběrnic, mají vlastnosti soustavy sběrnic za následek dosažení hranice, již je nutno brát v úvahu při výpočtu výsledné rychlosti zpracování dat. Rychlost přenosu dat dosažitelná jednou sběrnicí je totiž ovlivňována počtem stykových členů, tj. počtem . připojených funkčních jednotek a geometrickými délkami vodičů v soustavě sběrnic. Přizpůsobené omezení počtu centrálních částí má tudíž za následek optimálně krátké periody zpracování .. dat přes zmíněnou centrální soustavu sběrnic a tím také velmi efektivní řízení telemechanického procesu v reálném čase.Said modular principle of the general bus system is also used in the construction of telemechanical devices controlled by real time data processing equipment. Real-time control of telemechanical processes. however, it makes such demands that make it possible to distinguish between fast-functioning functional units from those which work slowly, ie. it is necessary to introduce different bus systems for different data processing speeds, the buffer units provided with contact elements being the connecting elements between the bus systems. Armed with the central function of the unit forming the control part of the data processing equipment and said buffer units between the central units. a. Peripheral units with very fast reactive logic elements, such as TTL circuits, ie transistor-transistor logic, and when connected to a central bus system, the characteristics of the bus system result in reaching the threshold to be taken into account when calculating the resulting data processing speed. Indeed, the data transfer rate achievable by one bus is influenced by the number of interface members, i.e. the number. connected functional units and geometric wire lengths in the bus system. An adapted limitation of the number of central portions therefore results in optimally short data processing periods over said central bus system and thus also a very effective real-time control of the telemechanical process.

V zařízení na zpracování dat řízeném v reálném . čase jsou periody zpracování řízeny synchronizačními impulsy ze synchronizačního generátoru, který je napojen na funkční jednotky přes synchronizační sběrnici, příslušející k soustavě sběrnic. Zpracování . instrukce platí pro určitý počet, například čtyři . synchronizační impulsy a probíhá například následovně: Mají-li být dopravována data z vysílací k přijímací funkční jednotce, obdrží instrukce, mimo kód vyjádřující dopravu adresy vysílající a přijímající funkční jednotky v číslicové formě. Čítač sledů instrukcí aktivuje příslušný registr instrukcí v průběhu všech synchronizačních fází periody zpracování, takže kód a adresy jsou přiváděny povelovým sběrnicím soustavy sběrnic po celou dobu periody zpracování. V průběhu druhé až čtvrté synchronizační fáze jsou datovým sběrnicím přiváděny data vysílající funkcí jednotky. Konečně jsou v průběhu čtvrté synchronizační fáze zmíněná data zapsána u přijímací funkční jednotky. Jelikož je při změně logického stavu v soustavě sběrnic nutno počítat se zakmi- . táváním, je takovéto nebo podobné rozdělení fází period zpracování nutné, a aby bylo dosaženo co možná nejrychlejšího zpracování dat, volí se kmitočet synchronizačního generátoru tak . vysoký, aby časová zpoždění mohla být na základě zmíněného zakmitávání .. a , reakčních dob prvků právě .ještě ovládána. Synchronizační kmitočet 20 MHz a perioda zpracování 200 ns jsou běžné případy v praxi.In a real-time data-processing machine. over time, the processing periods are controlled by synchronization pulses from a synchronization generator that is connected to the functional units via a synchronization bus belonging to the bus system. Processing. the instructions apply to a certain number, for example four. If data is to be conveyed from the sending to the receiving functional unit, it receives instructions outside the code expressing the transport of the address of the sending and receiving functional unit in digital form. The instruction sequence counter activates the respective instruction register during all synchronization phases of the processing period, so that the code and addresses are supplied to the command bus of the bus system throughout the processing period. During the second to fourth synchronization phase, data is transmitted through the data bus by the unit's function. Finally, during the fourth synchronization phase, said data is written to the receiving functional unit. Since when changing the logical state in the bus system, it is necessary to take into account If such a similar or similar phase separation of the processing periods is necessary, the frequency of the synchronization generator is selected so as to achieve the fastest possible data processing. high so that the time delays can still be controlled due to said oscillation and reaction times of the elements. A 20 MHz synchronization frequency and a processing period of 200 ns are common cases in practice.

Spolupracují-li zařízení na zpracování dat ' se všeobecnými sběrnicemi, například u soustavy skládající se z řídicího a rezervního zařízení,. přinášejí zmíněná zpoždění různé problémy. Jak je v předu uvedeno, rezervní zařízení . je například používáno k tomu, aby pomocí . kontinuálního srovnávání mezi daty momentálně vyráběnými oběma zařízeními, byla . zvýšena spolehlivost řízení v reálném čase . a .. provozní spolehlivost řízení tím, že přes chybu . vzniklou v jednom z obou zařízení ... bylo možno pokračovat v řízení bezchybného zařízení, . ovšem bez zmíněného kontinuálního srovnávání. Po diagnóze chyb216670 něho zařízení na zpracování dat pomocí zařízení řízeného v reálném čase a po opravě chybného zařízení se opětovně zahájí paralelně synchronní provoz, přičemž výchozí poloha je, že řídicí zařízení na zpracování dat pracuje osamoceně a že rezervní zařízení není zásobeno daty, tj. že data uložená v zařízení na jejich zpracování nesouhlasí. Spolupráce spočívá v tom, rezervní zařízení na zpracování dat je přesně určeným způsobem· uvedeno paralelně synchronně v činnost s řídicím zařízením· na zpracování dat, že· okamžitá data zařízení na zpracování dat jsou kontinuálně srovnávána a že je provedena diagnóza chybně pracujícího zařízení.When data processing equipment cooperates with general buses, for example in a system consisting of control and reserve equipment. these delays present various problems. As mentioned above, reserve equipment. is used, for example, to help. a continuous comparison between the data currently produced by the two devices was. Increased real-time control reliability. and .. operational reliability of the control by over error. arising from one of the two installations ... it was possible to continue to manage a flawless installation,. without the continual comparison. After diagnosis of the data processing device by means of the real-time controlled device and repair of the defective device, parallel synchronous operation is restarted, with the starting position being that the data processing device is operating alone and that the spare device is not supplied with data, ie the data stored in the processing device does not match. The cooperation consists in the fact that the reserve data processing device is precisely determined in a parallel operation with the control data processing device, that the instant data of the data processing device are continuously compared and that the malfunctioning device is diagnosed.

Synchronizace obou zařízení na zpracování dat se nejjednodušeji dosáhne pomocí společného synchronizačního generátoru, jehož synchronizační kmitočet určují synchronizační fáze, resp. periody zpracování obou zařízení. U jiných známých paralelně synchronních systémů na zpracování dat je každé zařízení řízeno vlastním synchronizačním generátorem, přičemž synchronizační generátory jsou mezi sebou synchronizovány. Přes exaktní synchronizaci získanou jedním z uvedených způsobů vznikají v důsledku zmíněných zpoždění, způsobených zakmitáváním a reakčními dobami prvků, fázová posunutí mezi periodami zpracování obou zařízení. Dostaví-li se, jak je v uvedeném příkladu popsáno, stabilní logický stav v soustavě sběrnic osamoceně pracujícího· zařízení na zpracování dat teprve ve čtvrté fázi period zpracování, je· již zmíněné kontinuální srovnávání mezi okamžitými daty spolupracujících zařízení sporné, má-li · fázové· posunutí mezi zařízeními velikost řádově jedné synchronizační fáze.Synchronization of the two data processing devices is most easily achieved by means of a common synchronization generator, the synchronization frequency of which is determined by the synchronization phases, respectively. processing periods of both devices. In other known parallel synchronous data processing systems, each device is controlled by its own synchronization generator, wherein the synchronization generators are synchronized with each other. Despite the exact synchronization obtained by one of the above methods, phase shifts between the processing periods of the two devices arise as a result of the delays caused by the oscillation and reaction times of the elements. If, as described in this example, a stable logical state occurs in the bus system of an orphaned data processing device only in the fourth phase of the processing periods, the above-mentioned continuous comparison between the instantaneous data of the cooperating devices is questionable if · Displacement between devices the size of the order of one synchronization phase.

Tento problém·, vznikající na základě fázových posunutí mezi zařízeními na zpracování dat,· je řešen existujícím· zařízením vybaveným děličem kmitočtu, jehož pomocí lze fázové posunutí zanedbat. V tomto případě pak jsou srovnávána data, například každé druhé periody zpracování. Co se týká ukládání dat, je takovéto uspořádání děliče kmitočtu zcela nepřijatelné, neboť má-li být provedeno· vkládání dat pomocí dat vyrobených řídicím zařízením na zpracování dat, pak musí být veškerá data převedena do·· rezervního· zařízení, aniž je přitom například přeskočena každá druhá perioda zpracování. Známé. metody vkládání dat připouštějí proto· například přerušení řídicí práce až do· doby ukončení vkládání dat.This problem, arising from phase shifts between data processing equipment, is solved by an existing device equipped with a frequency divider by which the phase shift can be neglected. In this case, the data, for example, every second processing period is then compared. As far as data storage is concerned, such a frequency divider arrangement is totally unacceptable, since if data is to be input using data produced by the data processing controller, then all data must be transferred to the spare device without, for example, being skipped every second processing period. Known. data input methods therefore allow, for example, interruption of control work until the data input is completed.

Jiné triviální řešení spočívá v tom, že se připustí snížení synchronizačního kmitočtu, takže zmíněná fázová posunutí se stanou zanedbatelnými. Takováto řešení však mají za následek všeobecné snížení schopnosti zpracování · dat při řízení v reálném čase.Another trivial solution consists in allowing the synchronization frequency to be reduced, so that said phase shifts become negligible. However, such solutions result in a general reduction in the ability to process data in real-time control.

U dosavadních soustav s řídicím zařízením a rezervním zařízením je při započetí spolupráce obou zařízení nutné přerušit · záznam dat do řídicího zařízení tak dlouho, dokud neskončí program převádění dat z řídicího zařízení do rezervního zařízení. Proto veškeré zařízení po delší dobu není k dispozici pro zpracování dat, například pro řízení procesu apod.In previous systems with a control device and a standby device, it is necessary to interrupt the recording of the data to the control device when the cooperation of the two devices commences until the data transfer program from the control device to the standby device has finished. Therefore, all equipment for a long time is not available for data processing, such as process control, etc.

Naproti tomu úkolem vynálezu je umožnit ukládání dat do rezervního zařízení po dobu provozu řídicího zařízení.On the other hand, it is an object of the invention to allow data to be stored in the reserve device during the operation of the control device.

Vyřešení tohoto úkolu se dosáhne soustavou spojení řídicího počítače a záložního· počítače podle vynálezu, jehož podstatou je, že sestává ze zdroje startovacích impulsů, spojeného· s generátorem hodinových impulsů a připojeného k soustavám sběrnic obou počítačů, přičemž datová sběrnice řídicího počítače je spojena s datovou sběrnicí záložního· počítače přenosovým kanálem· dat s dopravním zpožděním jednosměrným směrem: k záložnímu počítači, a ve zdroji startovacích impulsů je· na straně záložního počítače zapojen zpožďovací obvod se zpožděním· rovným dopravnímu zpoždění přenosového kanálu dat.The solution is achieved by a control computer and backup computer connection system according to the invention, which consists of a starter pulse source connected to a clock pulse generator and connected to the bus systems of both computers, the data bus of the control computer being connected to the data bus. back-up bus through the data channel · data with one-way traffic delay: to the back-up computer, and in the start pulse source, · a delay circuit is connected on the back-up computer with a delay equal to the traffic delay of the data channel.

Další účelná provedení, resp. zdokonalení jsou uvedena v dalších bodech předmětu vynálezu.Other expedient embodiments, respectively. improvements are set forth in other aspects of the invention.

Soustavou spojení řídicího počítače a záložního· počítače· podle vynálezu se umožní spolupráce dvou zařízení na zpracování informací, aniž je přitom nepříznivě ovlivňována rychlost zpracování informací v zařízení pracujícím bez redundance a aniž je přitom narušena právě vykonávaná práce řídicím- zařízením.. Vkládání dat se provádí bez přerušení činnosti řídicího zařízení, i když· při převádění dat z řídicího, zařízení do· záložního zařízení dochází k časovým zpožděním, která jsou v podstatě při zpracování instrukcí v záložním zařízení na zpracování dat nepřípustná.The connection system of the control computer and the backup computer according to the invention makes it possible to cooperate with two information processing devices without adversely affecting the speed of the information processing in the non-redundancy device and without disturbing the work being performed by the control device. without interruption of the operation of the control device, although there are time delays when transferring data from the control device to the backup device, which are essentially unacceptable when processing instructions in the backup data processing device.

V dalším· bude vynález blíže vysvětlen s odkazem na výkresy, kde je na obr. 1 až 3 znázorněna soustava spojení řídicího a záložního· počítače, s různými příklady zapojení.In the following, the invention will be explained in more detail with reference to the drawings, in which Figures 1 to 3 show the connection system of the control and stand-by computer, with various connection examples.

Na obr. 1 až 3 je znázorněn společný synchronizační generátor CG a funkční jednotky FUe, resp. FUr, ústící do řídicího zařízení E, resp. rezervního zařízení R, které jsou navzájem· spojeny pomocí soustavy sběrnic, sestávající z datových sběrnic dbe, resp. dbr, ' povelových sběrnic obe, resp. obr,, a synchronizačních sběrnic tbe, ' resp. tbr. Dále je naznačeno, že každé z obou zařízení na zpracování dat obsahuje řadu · registrů IRSe, resp. IRSr , instrucí, skládající se z několika registrů, v nichž jsou uloženy instrukce, které· jsou po sobě nebo podle jiného pořadí, například podle· pořadí předepsaného skokovou instrukcí, uloženy do zmíněné soustavy pevelových sběrnic. Ze zmíněných registrů instrukcí je značkou BIRe BIRr označen registr počáteční instrukce, · uchovávajjcíinstrukci, která bezděčným způsobem zahajuje činnost příslušného zařízení na zpracování dat. Zmíněné registry ' počáteční instrukce jsou vybírány pomocí . rozběhové skokové instrukce, převedené na příslušnou soustavu povelových sběrnic, jejichž perioda zpracování stanoví synchronizační fáze příslušného zařízení na zpracování dat v průběhu následující spolupráce obou zařízení, jak bude popsáno dále.1 to 3 show a common synchronization generator CG and a functional unit FUe, respectively. FUr leading to control device E, respectively. which are connected to each other by means of a bus system consisting of data buses dbe resp. dbr, 'command buses both, respectively. and the synchronization buses tbe, respectively. tbr. It is further indicated that each of the two data processing devices comprises a plurality of IRS registers, respectively. An IRSr, an instruction, consisting of several registers in which instructions are stored that are consecutively or in a different order, for example, in the order prescribed by a step instruction, stored in saidevel bus system. Of these instruction registers, the BIRe BIRr mark indicates an initial instruction register, storing an instruction that inadvertently initiates the operation of the data processing equipment. Said registers' initial instructions are selected by. start jump instructions, converted to the respective set of command buses, the processing period of which determines the synchronization phases of the respective data processing device during the subsequent cooperation of the two devices, as described below.

Použití skokových instrukcí je součástí všeobecně známé techniky zpracování dat a způsob zpracování skokových instrukcí se dotýká myšlenky vynálezu jen potud, pokud to souvisí se zpracováním instrukcí pomocí soustavy všeobecných sběrnic napojených na funkčí jednotky, jak bylo popsáno v úvodu.The use of step instructions is part of a well-known data processing technique and the step instruction processing method only concerns the idea of the invention insofar as it relates to the processing of instructions using a set of general buses connected to functional units as described in the introduction.

Soustava spojení řídicího počítače a záložního počítače podle vynálezu sestává ze zdroje SP startovacích impulsů, spojeného s generátorem CG hodinových impulsů a připojeného k soustavám sběrnic obou počítačů E, R, přičemž datová sběrnice dbe řídicího· počítače E je spojena s datovou sběrnicí dbr záložního počítače R přenosovým kanálem DCH dat s dopravním zpožděním jednosměrným směrem k záložnímu počítači R a ve zdroji SP startovacích impulsů je na straně záložního počítače R zapojen zpožďovací obvod se spožděním rovným dopravnímu zpoždění přenosového kanálu DCH dat.The control computer and backup computer connection system according to the invention consists of a starter pulse source SP connected to the clock generator CG and connected to the bus systems of the two computers E, R, wherein the data bus dbe of the control computer E is connected to the backup computer dbr a DCH data transmission channel with unidirectional traffic delay to the backup computer R and a delay circuit equal to the traffic delay of the DCH data channel is connected to the backup computer R at the start pulse source SP.

Zapojení k umožnění spolupráce mezi zařízeními na zpracování dat se všeobecnými soustavami sběrnic podle vynálezu zahrnuje tedy jako hlavní součásti .kanál DCH na přenos dat a zdroj SP startovacích impulsů s nejméně jedním zpožďovacím obvodem.Thus, the circuitry to enable cooperation between the data processing devices with the general bus systems of the invention includes, as major components, a DCH data transmission channel and a starter pulse source SP with at least one delay circuit.

Zmíněný kanál DCH na přenos dat probíhá přímo z řídicího zařízení k rezervnímu zařízení na zpracování dat je používán ke spolupráci obou zařízení, například k ukládání dat do rezervního zařízení, což je prováděno pomocí dat, která se v průběhu řídicí práce řídicího zařízení vyskytuje v datových sběrnicích dbe a která jsou kanálem převáděna do datových sběrnic dbr rezervního zařízení, tzn. že vkládání dat do rezervního' ' zařízení je prováděno tak, že přitom vůbec není rušeno řízení v reálném čase řídicího zařízení. Jak vyplývá z úvodních vysvětlení, . jsou funkční jednotky zařízení na zpracování dat, vytvořeného. podle principu všeobecných sběrnic, uspořádány tak, že geometrické rozměry systému sběrnic jsou co nejmenší.The data transfer channel DCH runs directly from the control device to the standby data processing device is used to cooperate with both devices, for example to store data in the standby device, which is done using data that is present in the data buses during control work of the control device. dbe and which are transferred by the channel to data buses dbr of the reserve device, ie. The data input into the spare device is performed in such a way that the real-time control of the control device is not disturbed at all. As is clear from the introductory explanations,. are the functional units of the data processing device created. according to the general bus principle, arranged so that the geometric dimensions of the bus system are as small as possible.

Při paralelní práci dvou zařízení na zpracování . dat vznikají však mezi oběma zařízeními takové vzdálenosti, že pro přenos dat je například používáno symetrické vedení mezi systémy sběrnic, z čehož plyne, že kanál pro přenos dat má ve srovnání se systémem datových sběrnic dvojnásobný počet drátů, včetně zesilovače impulsů a regenerátorů impulsů. Konstrukce kanálu pro přenos dat je na výkresech znázorněna pouze principiálně, jelikož je možno použít mnoho různých druhů uspořádání. Je třeba brát zřetel na to, že všechna řešení vnucují pře8 nášeným datům časové zpoždění, které překračuje dobu jedné periody u zmíněného a oběma zařízením společného synchronizačního generátoru CG.In parallel operation of two processing machines. however, the distances between the two devices are such that a symmetrical line between the bus systems is used for data transmission, thus implying that the data transmission channel has twice the number of wires, including a pulse amplifier and pulse regenerators, compared to a data bus system. The construction of the data transmission channel is shown in principle only in the drawings, since many different kinds of arrangements can be used. It should be noted that all solutions impose a time delay on the transmitted data, which exceeds the time period of one and both of the devices of the common CG synchronization generator.

V průběhu vkládání dat vyrábí rezervní . zařízení chybná data, která nesmí být vysílána do adresované funkční jednotky FUr. Proto patří k přenosovému kanálu dat řídicí paměť CM k ručnímu nebo automatickému zaznamenání přenosového stavu, která řídí převáděcí logický člen TL, za účelem otevření převáděcího kanálu a zároveň zabránění přenosu zmíněných chybných dat, je-li zaznamenán přenosový stav ts.Produces a reserve during data entry. device, erroneous data that must not be sent to the addressed function unit FUr. Therefore, the data transmission channel includes a control memory CM to manually or automatically record the transmission state that controls the transformer logic TL to open the transfer channel while preventing transmission of said erroneous data when the transmission condition ts is recorded.

U provedení znázorněných na obr. 1 a 3 je soustava sběrnic rezervního zařízení na zpracování dat rozdělena na přijímací část, pomocí . které jsou data dopravována k jedné z funkčních jednotek, a na část vysílací, jejíž pomocí jsou data z jedné z funkčních jednotek odváděna. Pomocí prvního hradlového obvodu Gl, patřícího k převáděcímu logickému členu tL·, jsou zmíněné části soustavy sběrnic navzájem propojeny, resp. odděleny, v závislosti na tom, pracuje-li rezervní zařízení normálně nebo je-li v řídicí paměti zaznamenán převáděcí stav. Dále spojuje převáděcí logický člen TL pomocí druhého hradlového obvodu G2 v průběhu vkládání dat zmíněnou část se soustavou sběrnic dbe řídicího zařízení, jehož logický stav je v průběhu period zpracování tímto způsobem převáděn k adresovaným funkčním jednotkám obou zařízení na zpracování dat.In the embodiments shown in Figs. 1 and 3, the bus system of the reserve data processing device is divided into a receiving portion, by means of. which is conveyed to one of the functional units and to the transmitting portion by which the data is transferred from one of the functional units. By means of the first gate circuit G1 belonging to the transforming logic element tL ·, said parts of the bus system are connected to one another, respectively. separated, depending on whether the standby device is operating normally or if a transfer status is recorded in the control memory. Further, the transforming logic element TL, by means of the second gate circuit G2, interconnects said part during the data input with the bus system dbe of the control device, whose logical state during this processing periods is transferred to the addressed functional units of both data processing devices.

U provedení podle obr. 2 není převáděcí stav obecně zaznamenáván pro celý systém, nýbrž odděleně pro. každou jednotlivou ' funkční jednotku zvlášť. V tomto případě je zmíněný druhý hradlový obvod G2 převáděcího logického členu aktivován k otevření přenosu dat z řídicího do rezervního zařízení pomocí hradla G, patřícího k stykovému členu příslušné funkční jednotky a jehož aktivační podmínky jsou, že vysílací dekodér SDEC zachytil pomocí povelových sběrnic adresování příslušné funkční jednotky za účelem vysílání dat a že je zaznamenán převáděcí stav ts v řídicí paměti CM funkční jednotky, která nastupuje místo shora uvedené společné řídicí paměti nebo . navíc k této. Místo zmíněného. rozdělení datových sběrnic na přijímací a vysílací část rezervního zařízení a namísto zmíněného prvního hradlového obvodu převáděcího logického členu je v tomto případě v rezervním zařízení používán . vysílací ' hradlový obvod SG, patřící k stykovému členu příslušné funkční jednotky, která je jedním svým vstupem zapojena na zmíněnou řídicí paměť CM funkční jednotky k ručnímu nebo automatickému zaznamenávání převáděcího stavu ts pro tuto funkční jednotku. V důsledku zaznamenaného převáděcího stavu je zabráněno vyslání dat do rezervního zařízení, ' zatímco' zaznamenaný převáděcí stav v jedné z funkčních jednotek řídicího zařízení neovlivní vysílání dat do řídicího zařízení.In the embodiment of FIG. 2, the transfer state is generally not recorded for the entire system, but separately for. each functional unit separately. In this case, the second gate circuit G2 of the transforming logic element is activated to open the data transfer from the control to the reserve by means of a gate G belonging to the interface member of the respective functional unit and whose activation conditions are that the SDEC transceiver and a conversion state ts is recorded in the control memory CM of the functional unit that takes the place of the above common control memory or. in addition to this. Place mentioned. splitting the data buses into the receive and transmit portions of the standby device, and instead of the first gate circuit of the transforming logic element, is used in the standby device in this case. a transmitting gate circuit SG belonging to the interface member of the respective functional unit, which is connected to said control unit CM of the functional unit by one input, to manually or automatically record the transfer state ts for that functional unit. As a result of the recorded transfer state, the transmission of data to the standby device is prevented, while the recorded transfer state in one of the functional units of the control device does not affect the transmission of data to the control device.

K vůli přehlednosti je na obr. 2 znázorněn pouze stykový člen soustavy sběrnic rezervního zařízení. K tomu patří registr REG stykového členu, přijímací dekódér RDEC a přijímací hradlový obvod RG, které přistupují ke zmíněnému hradlu G, řídicí paměti CM, vysílacímu dekodéru SDEC a vysílacímu hradlovému obvodu SG. Pomocí synchronizační sběrnice tbe v soustavě sběrnic je vysílací, resp. přijímací hradlový obvod řízen tak, že aktivace nastává pouze v průběhu synchronizačních fází určených pro vysílání, resp. pro příjem.For the sake of clarity, only a contact member of the bus system of the reserve device is shown in FIG. These include a register of a contact member REG, a receive decoder RDEC, and a receive gate circuit RG that access said gate G, control memory CM, transmit SDEC decoder, and transmit gate SG. By means of the synchronization bus tbe in the bus system, the transmitting resp. the receiving gate circuit is controlled such that the activation occurs only during the synchronization phases to be transmitted, respectively. for receiving.

Vyslání dat z registru stykového členu přes vysílací hradlový obvod k datovým sběrnicím dbr soustavy sběrnic, resp. příjem dat z datových sběrnic přes přijímací hradlový obvod k registru stykového členu nastává tehdy, zachytí-li vysílací, resp. přijímací dekodér, připojeny k datovým sběrnicím soustavy sběrnic, adresování funkční jednotky k vysílání dat, resp. k příjmu dat, a aktivuje jeden ze vstupů vysílacího, resp. přijímacího hradlového obvodu.Transmitting data from the register of the interface member via the transmission gate circuit to the data buses dbr of the bus system, respectively. the reception of data from the data buses via the receiving gate circuit to the register of the contact element occurs when it detects the transmitting and transmitting circuits, respectively. a receiving decoder, connected to the data buses of the bus system, addressing the functional unit to transmit data, respectively. to receive data, and activates one of the inputs of the transmission, respectively. receiving gate circuit.

Zmíněný zdroj SP rozběhových impulsů obsahuje jednotku IU přerušovaného signálu a rozběhové obvody SDe a SDr k rozběhu příslušného zařízení E, resp. R na zpracování dat. Jednotka přerušovaného signálu je na výkresech znázorněna jako přídavná funkční jednotka, jejíž stykový člen je obvyklým způsobem napojen na soustavu sběrnic řídicího zařízení. To však neznamená, že soustavě sběrnic je nutno přisuzovat přídavnou impendanční zátěž, jelikož jednotka přerušovaného signálu ve skutečnosti přechází do přerušovací jednotky, která z důvodů přehlednosti není na výkresech znázorněna, je však obsažena ' v každém zařízení na zpracování dat řízeném v reálném čase k řízení telemechanického zařízení. Úkolem takovéto o sobě známé přerušovací jednotky je přijímat docházející přerušovací signály, tyto priorizovat a pro každou změnu priority vydat skokovou instrukci, která ve sledu registru instrukcí vybere počáteční instrukci příslušející příslušné prioritní hladině.Said start-up pulse source SP comprises an intermittent signal IU unit and start-up circuits SDe and SDr for starting the respective device E, respectively. R for data processing. The intermittent signal unit is shown in the drawings as an additional functional unit whose contact member is connected in a conventional manner to the bus system of the control device. However, this does not mean that the bus system has to be attributed an additional impedance load, since the intermittent signal unit actually passes to an interruption unit, which is not shown in the drawings for clarity but is contained in any real-time data-processing device for control telemechanical equipment. The task of such a known interruption unit is to receive the incoming interrupt signals, to prioritize them and to issue a step instruction for each change of priority which selects the initial instruction corresponding to the respective priority level in the instruction register sequence.

U soustavy skládající se z řídicího a rezervního zařízení na zpracování dat, vyvolá primární rozběhový impuls ps pro rozběh paralelně synchronního provozu takový přerušovací signál v každém ze zařízení na zpracování dat. Pro vysvětlení principiálního uvedení v chod startovacího průběhu pro paralení provoz obou zařízení na zpracování dat jsou na výkresech znázorněny bistabilní klopný obvod . F, volací jednotka CD a dekodér DEC. Zmíněný bistabilní klopný obvod F je pomocí uvedeného primárního rozběhového impulsu uváděn do první stabilní polohy a, čímž se aktivuje volací jednotka. Do sledu registrů instrukcí je vkládán registr, který je pravidelně vybírán a v němž je uložena dopravní instrukce pro eventuální přerušovací signály přerušovací jednotky. Přerušovací signál vycházející od zmíněné volací jednotky CD je v řídicím zařízení na zpracování dat například tak priorizován, že právě zpracovávaná instrukce k řízení v reálném čase se uzavře a vybere se registr instrukcí obsahující instrukci k dopravení kódovaného jasného signálu pro rozběh spolupráce do jednotky IU přerušovacího signálu, jejímž zmíněný dekodér DEC přemění zmíněný jasný signál na sekundární rozběhový impuls ss, který převede bistabilní klopný obvod F do druhé stabilní polohy b. Aniž je tedy brán zřetel na určité konstrukčí prvky, spočívá úloha jednotky přerušovacího signálu v tom, že v důsledku aktivace pomocí primárního startovacího, resp. rozběhového impulsu ps přeruší probíhající řídicí práci a vyvolá sekundární rozběhový impuls ss pro paralelní provoz obou zařízení na zpracování dat. Vezme-li se v úvahu shora uvedený příklad, že totiž jedna perioda zpracování jedné instrukce zahrnuje čtyři synchronizační ' fáze a že jedna funkční jednotka adresovaná pro příjem dat registruje v průběhu poslední synchronizační fáze periody zpracování vysílaná data, vyskytne se zmíněný sekundární impuls pro rozběh na výstupu jednotky pro přerušovací signál ve čtvrté synchronizační fázi periody zpracování, v níž je prováděna instrukce pro dopravu jasného signálu.In a system consisting of a control and reserve data processing device, the primary start pulse ps for the start of the parallel synchronous operation produces such an interrupt signal in each of the data processing devices. A bistable flip-flop circuit is shown in the drawings to explain the principle of starting the starting sequence for parallel operation of both data processing devices. F, CD calling unit and DEC decoder. Said bistable flip-flop F is brought to said first stable position α by said primary start pulse, thereby activating the calling unit. Into the sequence of instruction registers is inserted a register, which is regularly selected and in which the transport instructions for eventual interrupt signals of the interruption unit are stored. For example, the interrupt signal coming from said CD calling unit is so prioritized in the data processing controller that the real-time control instruction being processed is closed and an instruction register containing an instruction to deliver a coded clear signal to start the interworking to the interrupt signal IU unit is selected. whose decoder DEC converts said bright signal into a secondary starting pulse ss, which converts the bistable flip-flop F to the second stable position b. Thus, without taking into account certain constructional elements, the function of the interrupt signal unit is that primary start, respectively. The start-up pulse ps interrupts the ongoing control work and causes a secondary start-up pulse DC for parallel operation of both data processing equipment. Taking into account the above example, namely that one processing period of one instruction comprises four synchronization phases and that one functional unit addressed to receive data registers the transmitted data during the last synchronization phase of the processing period, said secondary impulse for start-up occurs. outputting an interrupt signal unit in a fourth synchronization phase of a processing period in which the clear signal transport instruction is executed.

Pro zmíněné rozběhové obvody SDe SDr, obsažené ve zdroji SP rozběhových impulsů, platí stejně tak j‘ako pro jednotku přerušovacích signálů, že jde o obvody, které se vyskytují také v jednotlivě pracujících zařízeních na zpracování dat. Pro vysvětlení principiálního uvedení v chod jednotlivého provozu jsou na výkresech znázorněny registry SIR rozběhových instrukcí a první a druhý vysilač fáze PG1 a PG2, postupně zapojované synchronizačním generátorem.For the above-mentioned starting circuits SDe SDr contained in the source of the starting impulse SP, the same applies to the interrupting signal unit as those which are also present in the individual data processing equipment. In order to explain the principle operation of the individual operation, the drawings show the SIR registers of the start instructions and the first and second phase transmitters PG1 and PG2, connected sequentially by the synchronization generator.

Zmíněné registry rozběhových instrukcí ukládají rozběhové instrukce, které jsou v podstatě skokovými instrukcemi. Rozběhová instrukce převedená do povelové . sběrnice adresuje funkčí jednotku opatřenou řadou instrukčních registrů a vybírá z ní shora uvedený registr BIR rozběhových instrukcí, popřípadě přes řadu registrů BLR slepých instrukcí, jak to bude vysvětleno v souvislosti s obr. 2.Said start-up instruction registers store start-up instructions, which are essentially step-by-step instructions. Start-up instruction converted to command. The bus addresses a functional unit provided with a plurality of instruction registers and selects the above start-up instruction BIR register, optionally through a series of blind instruction registers, as explained in connection with FIG. 2.

Zmíněný první vysílač PG1 fáze obsahuje posuvný registr k postupnému zapojování spouštěcího impulsu, například zmíněného sekundárního rozběhového impulsu ss, přičemž v různých formách provedení navrženého zapojení je postupné zapojování používáno k tomu, aby byly zjištěny jednotlivé periody zpracování nebo jejich části nebo části časového zpoždění, jak bude dále popsáno.Said first PG1 phase transmitter comprises a shift register for sequentially engaging a trigger pulse, for example, said secondary start pulse ss, wherein in various embodiments of the proposed engagement, sequential wiring is used to detect individual processing periods or portions thereof or time delay portions as will be described below.

Uvedený druhý vysílač PG2 fáze obsahuje kruhový krokový řetěz, jehož počet stupňů souhlasí s počtem synchronizačních fází periody zpracování. Podle příkladu praktického použití má tudíž druhý vysílač fáze čtyři řadicí stupně, které cyklicky aktivují výstupy vysílače spojené s příslušnými synchronizačními sběrnicemi.Said second PG2 phase transmitter comprises a circular step chain whose number of stages corresponds to the number of synchronization phases of the processing period. Thus, according to an example of practical application, the second phase transmitter has four shift stages that cyclically activate the transmitter outputs associated with the respective synchronization buses.

Kruhový krokový řetěz je opatřen vstupem o, který v aktivovaném stavu . nastavuje řetěz na nulu, který v této poloze setrvává tak dlouho, až aktivovaný vstup s rozběhne krokové spínání. Tímto způsobem definuje logický stav periody zpracování v synchronizačních sběrnicích všeobecné soustavy sběrnic a jejich rozdělení na synchronizační fáze.The circular step chain is provided with an input o which in the activated state. sets the chain to zero, which remains in this position until the activated input s starts the stepping. In this way, it defines the logical state of the processing period in the synchronization buses of the general bus system and dividing them into synchronization phases.

U provedení znázorněného na obr. 1 je první vysílač PGle fáze řídicího zařízení na zpracování dat připojen na výstup jednotky přerušovaných signálů, který vysílá zmíněný sekundární impuls ss rozběhu. Na první součtové hradlo ORle jsou připojeny výstupy vysílače PGle fáze, které jsou aktivovány v průběhu periody zpracování, která následuje bezprostředně za zmíněnou periodou zpracování pro dopravu jasného ' signálu k · rozběhu spolupráce na jednotku přerušovacích signálů, kterážto doprava vyvolá v její poslední synchronizační fázi sekundární rozběhový impuls. Impuls vycházející ze zmíněného součtového hradla ORle má délku trvání celé periody zpracování a aktivuje první součinové čtecí hradlo ANDle, jehož pomocí je zmíněná rozběhová instrukce, uložená v registru SIRe rozběhových instrukcí, přiváděna do povelových sběrnlc obe řídicího zařízení na zpracování dat. Při přechodu z jednotlivého provozu na provoz paralelní řadí se tímto způsobem periody zpracování řídicího zařízení zcela bezporuchově za sebou. Nevyskytuje se žádné nulování a opětný rozběh druhého vysílače PG2e fáze, který normálním způsobem řídí zpracování ’ rozběhové instrukce přes synchronizační sběrnice tbe řídicího zařízení. V případě, že by bylo vyžadováno v souvislosti s rozběhem spolupráce stanovit znovu periody zpracování a jejich synchronizační fáze v řídicím zařízení, může být upraveno provedení podle obr. 1, například jak bude vysvětleno v souvislosti s obr. 2.In the embodiment shown in FIG. 1, the first phase transmitter PGle of the data processing control device is connected to the output of the intermittent signal unit that transmits said secondary DC pulse. The outputs of the PGle phase transducer, which are activated during the processing period that follows immediately after said processing period for conveying a clear signal to start cooperation on the interruption signal unit, are coupled to the first ORe of the ORle, which transport causes secondary in its last synchronization phase. start impulse. The pulse emanating from said summing gate ORle is of the duration of the entire processing period and activates the first product read gate ANDle by means of which said start instruction stored in the start instruction SIRe register is fed to the command buses of both data processing controllers. In this way, the processing periods of the control device are completely trouble-free in sequence when switching from a single operation to a parallel operation. There is no zeroing and restarting of the second PG2e phase transmitter that normally controls the processing of the start-up instruction via the sync bus tbe of the control device. Should it be required in the context of the start-up of cooperation to determine the processing periods and their synchronization phases again in the control device, the embodiment according to FIG. 1 can be adapted, for example, as explained in connection with FIG. 2.

Naproti tomu je v souvislosti s rozběhem paralelního provozu nutno vynulovat vždy druhý vysílač PG2r fáze rezervního zařízení. Podle obr. 1 aktivuje stabilní poloha a zmíněného klopného obvodu F vynulování vysílače fáze, což má za následek, že se práce rezervního zařízení, nacházejícího se v chodu, zcela zastaví. Jinak probíhá rozběh rezervního zařízení v podstatě souhlasně s rozběhem řídicího zařízení. Rozdíl spočívá jedině v tom, . že první vysílač PGlr fáze rezervního zařízení vyrábí spolu se součtovým hradlem ORlr rezervního zařízení impuls, který je ve srovnání s impulsem získaným ze součtového hradla ORle řídicího zařízení časově zpožděn.On the other hand, in connection with the start-up of parallel operation, it is always necessary to reset the second transmitter PG2r of the reserve device phase. According to FIG. 1, the stable position a of said flip-flop F activates the resetting of the phase transducer, with the result that the operation of the reserve device in operation stops completely. Otherwise, the start-up of the reserve device takes place substantially in agreement with the start-up of the control device. The only difference is that. The first phase of the reserve phase PG1r transmitter together with the summing gate OR1r of the standby device produces a pulse which is delayed in time compared to the pulse obtained from the summing gate OR1 of the control device.

Zpoždění nastává podle obr. 1 částečně pomocí zpožďovacího obvodu ' ' DE, který je zapojen mezi výstup jednotky IU přerušovacích signálů a vstup prvního vysílače PGlr fáze rezervního zařízení, a částečně pomocí krokového spínání, které je uskutečňováno ve vysílači PGlr fáze před oněmi spínacími kroky, které aktivují součtové hradlo ORlr a z nichž první rozbíhá druhý vysílač PG2r fáze rezervního zařízení. U jiného možného, avšak neznázorněného provedení mohou být oba první vysílače PGle a PGlr fáze provevedeny souhlasně, přičemž zpožďovací obvod vyvolá celkové časové zpoždění.The delay occurs according to FIG. 1 partly by the delay circuit DE, which is connected between the output of the interrupt signal unit IU and the input of the first reserve phase transceiver PG1r, and partly by the step switching which takes place in the PG1r phase transmitter before the switching steps. which activate the summing gate OR1r, and the first of which starts the second transmitter PG2r of the reserve device phase. In another possible but not illustrated embodiment, both the first PG1 and PG1r phase transmitters may be executed in agreement, the delay circuit causing an overall time delay.

Zpožďovací obvod je proveden například ve formě zpožďovacího vedení, zvláštního posuvného registru, který je pomocí zvláštních synchronizačních impulsů nebo pomocí synchronizačních impulsů synchronizačního generátoru krokově spínán, ve formě převáděcího kanálu, jehož konstrukce v podstatě souhlasí s konstrukcí přenosového kanálu DCH dat, zapojeného mezi zařízeními na přenos dat, ve formě společného prvního vysílače PG1 fáze, popřípadě v . kombinaci s takzvanými registry BLR slepých instrukcí, jak to bude vysvětleno v souvislosti s obr. 2, nebo ve formě přenosového kanálu DCH dat samotného, jak to bude vysvětleno v souvislosti s obr. 3. Nejsou-li používány žádné registry slepých instrukcí, je zpožďovací obvod nezávisle na zvolené konstrukci dimenzován tak, že celé zpoždění mezi . impulsy součtových hradel ORle aORlr souhlasí v podstatě s dobou, kterou potřebují libovolná data k převedení z datových sběrnic dbe řídicího zařízení do datových sběrnic dbr rezervního zařízení pomocí přenosového kanálu DCH dat.The delay circuit is, for example, in the form of a delay line, a separate shift register, which is stepwise switched by means of special synchronization pulses or synchronization pulses of a synchronization generator, in the form of a transfer channel whose design substantially coincides with the DCH data transmission data transmission, in the form of a common first PG1 phase transmitter, optionally in the. in combination with the so-called blind instruction registers, as will be explained in connection with FIG. 2, or in the form of the DCH data channel itself, as will be explained in connection with FIG. 3. If no blind instruction registers are used, the circuit independently of the selected design is dimensioned so that the entire delay between. The sum gate pulses ORle and ORlr essentially agree with the time required by any data to be converted from the control device data bus dbe to the reserve device data bus dbr via the DCH data transmission channel.

U provedení znázorněného na obr. 2 jsou zmíněná součtová hradla ORle a ORlr připojena na společný první vysílač PG1 fáze, jímž je zmíněný sekundární impuls ss rozběhu krokově spínán, který v tomto provedení mimoto vynulovává oba druhé vysílače PG2e a PG2r fáze. Po určitém počtu krokových spínání vysílače ' PG1 fáze se rozběhne druhý vysílač PG2e fáze řídicího zařízení a začne se s aktivací součtového hradla ORle. Po dalších krokově spínacích pochodech, jejichž doba v podstatě odpovídá době převodu převáděcího kanálu dat, popřípadě po odečtení počtu period zpracování, rozběhne se druhý vysílač PG2r rezervního zařízení a začne aktivace součtového hradla ORlr. Zmíněné případné zkrácení o určitý počet period zpracování je zavedeno, jestliže potřebné zpoždění překročí jednu periodu zpracování a jestliže sled registrů instrukcí v rezervním zařízení obsahuje určitý počet tak zvaných registrů slepých instrukcí. Registrem slepých instrukcí je míněn registr instrukcí, jehož instrukce slouží pouze výběru určitého jiného registru instrukcí, takže výběr registru slepých instrukcí se rovná přerušení práce zařízení na zpracování dat o jednu periodu zpracování. Obr. 2 znázorňuje registr BLR slepých instrukcí příslušející к sledu registrů instrukcí rezervního zařízení, obsahující instrukci pro výběr shora uvedeného zahajovacího registru BIRr instrukcí. V tomto případě obsahuje rozběhový registr SIRr instrukcí v rozběhovém obvodu SDr rezervního zařízení instrukci pro výběr zmíněného registru BLR slepých instrukcí.In the embodiment shown in FIG. 2, the summation gates ORle and OR1r are connected to a common first PG1 phase transmitter, by which said secondary start-up pulse is switched stepwise, which in this embodiment also resets the two second phase transmitters PG2e and PG2r. After a certain number of incremental switching of the PG1 phase transmitter, the second phase transmitter PG2e of the control device is started and the activation of the summing gate ORle starts. After further incremental switching operations, the duration of which essentially corresponds to the time of the conversion of the data transfer channel, or after subtracting the number of processing periods, the second transceiver PG2r starts up and the activation of the OR1r sum gate starts. Said potential reduction by a certain number of processing periods is introduced if the necessary delay exceeds one processing period and if the sequence of instruction registers in the reserve includes a number of so-called blind instruction registers. By a blind instruction register is meant an instruction register whose instructions serve only to select a certain other instruction register, so selecting a blind instruction register equals interrupting the operation of the data processing device by one processing period. Giant. 2 illustrates a BLR instruction register corresponding to a sequence of reserve device instruction registers comprising an instruction for selecting the above-mentioned starting instruction register BIRr. In this case, the start-up register of SIRr instructions in the start-up circuit SDr of the standby device includes an instruction for selecting said BLR of the blind instructions.

U provedení znázorněného na obr. 3 je kanál DCH pro přenos dat používán к tomu, aby zdroj rozběhových instrukcí zajistil opožděný rozběh zařízení ve srovnání s řídicím zařízením. Sekundární rozběhový impuls ss, krokově předávaný prvním vysílačem PGle fáze řídicího zařízení, je používán ke stanovení dvou period zpracování, následujících bezprostředně za sekundárním rozběhovým impulsem, přičemž v průběhu poslední periody je součtové hradlo ORle aktivováno pro přečtení rozběhové instrukce na povelové sběrnici obe řídicího zařízení, jak to bylo vysvětleno v souvislosti s obr. 1. Pomocí impulsu, který je z vysílače PGle fáze získán v první synchronizační fázi periody zpracování, následující bezprostředně za sekundárním rozběhovým impulsem, je pomocí řídicí paměti kanálu pro přenos dat aktivován výše uvedený hradlový obvod G2, patřící к logickému převáděcímu členu TL, takže kanál pro přenos dat se připojí na datové sběrnice rezervního zařízení. V průběhu zbývající, bezprostředně následující periody zpracování ze sekundární rozběhový impuls aktivuje vysílač PGle fáze pres druhé součtové hradlo OR2 a přes druhé čtecí součinové hradlo AŇD2 čtení rozběhové instrukce na datových sběrnicích dbc řídicího zařízení, takže s instrukcí pro rozběh je nakládáno stejně jako s daty, která jsou v průběhu zpracování instrukce dopravována к libovolné funkční jednotce. Rozběhový obvod SDr rezervního zařízení, jehož druhý vysílač PG2r fáze byl nastaven jedním z uvedených způsobů na nulu, obsahuje srovnávací rozběhový obvod, jehož vstupy jsou spojeny s registrem SIRr rozběhové instrukce a s datovými sběrnicemi rezervního zařízení. Srovnávací rozběhový obvod je na obr. 3 znázorněn symbolicky pomocí obvodu EXORd nonekvivalence i invertujícím výstupem. Je-li došlá instrukce pro rozběh pokládána ze stejnou jako rozběhová instrukce uložená v registru SIRr rozběhových instrukcí, pak vyšle srovnávací rozběhový obvod rovnostní signál, který je prvním vysílačem PGlr fáze vyslán do rezervního zařízení. Vyčká-li se ještě na vhodný počet krokových spínání, předtím nežli vysílač PGlr fáze za prvé rozběhne fázový vysílač PG2r, za druhé počíná aktivovat součtové hradlo ORlr a za třetí dezaktivuje zmíněné druhé hradlo G2, vznikne možnost pro jemné nastavení totálního zpoždění, takže nastane optimální spolupráce. Tím se rozumí to, že data převáděná z řídicího zařízení, například ukládaná data, jsou bezchybně přijímána v synchronizační fázi určené pro příjem funkční jednotkou rezervního zařízení, která jsou adresována na základě instrukce přivedené ze sledu registrů instrukcí rezervního zařízení do povelových sběrnic rezervního zařízení. Na obr. 3 bylo předpokládáno, že každá perioda zpracování zahrnuje čtyři synchronizační fáze a že data jsou vysílána do příslušných datových sběrnic v průběhu posledních tří fází. Dále bylo předpokládáno, že nejlepších poměrů pro ukládání dat se dosáhne, jestliže zmíněný rovnostní signál dorazí do rezervního zařízení za dvě synchronizační fáze před zpracováním instrukce pro rozběh.In the embodiment shown in Fig. 3, the data transfer channel DCH is used to cause the start-up instruction source to delay the start of the device compared to the control device. The secondary start pulse DC, stepwise transmitted by the first controller PGle of the control device phase, is used to determine two processing periods immediately following the secondary start pulse, and during the last period the ORle summing gate is activated to read the start command on the command bus. As explained in connection with FIG. 1. By means of the pulse obtained from the PGle phase transmitter in the first synchronization phase of the processing period immediately following the secondary start pulse, the above-mentioned gate circuit G2 is activated by the data transfer channel control memory. belonging to the TL logic transformer, so that the data transfer channel is connected to the data bus of the standby device. During the remaining, immediately following processing period from the secondary start pulse, the PGle phase transducer activates reading the start instruction on the control device data bus dbc via the second OR2 read gate and the A2D read gate so that the start instruction is treated in the same way as the data, which are transported to any functional unit during instruction processing. The start-up circuit SDr of the standby device, whose second phase transmitter PG2r has been set to zero in one of the above methods, comprises a comparator start-up circuit whose inputs are connected to the start-up instruction SIRr register and the back-up data bus. The comparative starting circuit is represented symbolically by the EXORd non-equivalency circuit and the inverting output in FIG. If the received start instruction is deemed to be the same as the start instruction stored in the start instruction SIRr register, then the comparison start circuit sends an equality signal that is sent to the standby device by the first PG1r phase transmitter. Waiting for a suitable number of step switches before the PG1r phase transmitter first starts the PG2r phase transmitter, secondly starts the ORlr summation gate, and deactivates the second G2 gateway thirdly, gives the possibility to fine-tune the total delay so that the optimum delay cooperation. This means that the data transferred from the control device, for example the stored data, is flawlessly received in the synchronization phase intended for reception by the standby function unit, which is addressed based on the instruction fed from the sequence of standby instruction registers to the standby command buses. In Fig. 3, it was assumed that each processing period includes four synchronization phases and that the data is transmitted to the respective data buses during the last three phases. Furthermore, it was assumed that the best data storage ratios are achieved if said equality signal arrives at the standby device after two synchronization phases before processing the start instruction.

U provedení podle obr. 3 probíhá rozběh o jednu pracovní periodu déle nežli u provedení podle obr. 1. Naproti tomu jsou na časovou a teplotní závislost instrukčních prvků přenosového kanálu kladeny menší požadavky.In the embodiment according to FIG. 3, the start-up time is one longer than in the embodiment according to FIG. 1. On the other hand, there are less demands on the time and temperature dependence of the transmission channel instruction elements.

Pomocí všech provedení navrženého zapojení к umožnění spolupráce mezi zařízeními na zpracování dat s obecnými sběrnicemi je dosaženo toho, že instrukce rezervního zařízení jsou zpracovány v průběhu celé paralelně synchronní spolupráce, avšak se zpožděním ve srovnání s instrukcemi řídicího zařízení, přičemž je zpoždění takové, ‘že, obrazně vyjádřeno, rezervní zařízení v průběhu period ukládání dat nezpozoruje, že přijímaná data nejsou vysílána jeho vlastní funkční jednotkou, nýbrž příslušnou funkční jednotkou řídicího zařízení.With all embodiments of the proposed circuitry to allow interoperability between data processing devices with generic buses, it is achieved that the reserve device instructions are processed throughout parallel synchronous cooperation, but with a delay compared to the control device instructions, the delay being such that In figurative terms, the reserve device during the data storage periods does not observe that the received data is not transmitted by its own functional unit, but by the respective functional unit of the control device.

Tento výsledek dosažený pomocí zdroje rozběhových impulsů, že logický stav na výstupu kanálu pro přenos dat trvá nejméně po dobu synchronizační fáze pro příjem dat v rezervním zařízení, podle dosud uvažovaného příkladu čtvrté fáze v každé periodě zpracování, souhlasí s logickým stavem v datových sběrnicích rezervního zařízení, je využíván к tomu, aby se provádělo plynulé porovnání dat vyráběných momentálně v zařízeních pro přenos dat. Provozní srovnávací obvod je znázorněn na obr. 2 a je zde symbolizován hlavně pomocí obvodu EXORd nonekvivalence, do které jsou ukládány dva logické stavy v průběhu synchronizačních fází uvažovaných pro příjem dat v rezervním zařízení a který při nerovnosti stavů vyvolá poplachový signál.This result, obtained by the start-up pulse source, that the logical state at the output of the data transfer channel lasts at least during the synchronization phase for receiving the data in the standby device, according to the fourth stage example considered in each processing period , is used to make a smooth comparison of the data currently produced in the data transmission devices. The operation comparator circuit is shown in Fig. 2 and is mainly represented here by the EXORd non-equivalence circuit, in which two logical states are stored during the synchronization phases considered for receiving data in the standby device and which generates an alarm signal when the states are uneven.

Provozní srovnávací obvod EXORd je v kombinaci s řídicími pamětmi CM, z nichž jedna je znázorněna na obr. 2, používán к tomu, aby mohla být provedena diagnóza chybného zařízení na zpracování dat s obecnými sběrnicemi, výhodně pomocí v podstatě identického bezchybného zařízení na zpracování dat s obecnými sběrnicemi. Účelem této diagnózy je zjištění chybného prvku, takže oprava zařízení na zpracování dat spočívá výhradně v náhradě chybného prvku za prvek nový.The operational comparison circuit EXORd, in combination with CM control memories, one of which is shown in FIG. 2, is used to diagnose a faulty data processing device with general buses, preferably using a substantially identical error-free data processing device with general buses. The purpose of this diagnosis is to detect a defective element, so that the repair of the data processing device consists solely of replacing the defective element with a new one.

Diagnóza je zahájena paralelním provoz15 ním rozběhem podle tohoto popisu, přičemž chybné zařízení na zpracování dat slouží jako rezervní zařízení a bezchybné zařízení na zpracování dat jako řídicí zařízení, které normálně řídí v jednotlivém provozu například telemechanické zařízení. Po té je chybné zařízení na zpracování dat zásobeno daty, k němuž je ve všech řídicích pamětech CM zaznamenán převáděcí stav.The diagnosis is initiated by a parallel start-up as described, wherein the defective data processing device serves as a standby device and the faultless data processing device acts as a control device that normally controls, for example, a telemechanical device in a single operation. Thereafter, the faulty data-processing device is supplied with data, to which a transfer status is recorded in all CM control memories.

Následující úplný přechod k normální paralelně synchronní spolupráci obou zařízení by měl za následek, že provozní - srovnávací obvod EXORd vyvolá poplachový ' signál, pokud je funkční jednotka vyvolávající chybná data adresována pro vysílání dat. Naproti tomu při postupném přechodu k normální spolupráci, což např. znamená, že počet funkčních jednotek s předznamenaným převáděcím stavem manuálně nebo automaticky ve vhodných časových odstupech je stále více zmenšován, až není vyvolán žádný popla chový signál jako převáděcí stav - u chybhé funkční jednotky. Zmíněný postupný přechod, resp. postupný úbytek převáděcího stavu se tudíž nabízí jako velmi jednoduchá diagnostická metoda, přičemž poplachový signál definuje jako chybnou onu funkční jednotku, jejíž převáděcí stav byl naposledy zrušen poplachem.The following complete transition to normal parallel synchronous cooperation between the two devices would result in the operation-comparison circuit EXORd producing an alarm signal when the malfunctioning data functional unit is addressed for data transmission. On the other hand, in the gradual transition to normal cooperation, which means, for example, that the number of functional units with a predetermined transfer state manually or automatically at suitable time intervals is increasingly reduced until no alarm signal is transmitted as the transfer state - in the malfunctioning unit. Said gradual transition, respectively. Thus, a gradual loss of transition state is offered as a very simple diagnostic method, whereby the alarm signal defines that functional unit whose transition state was last canceled by an alarm.

Existuje mnoho modifikací této diagnostické metody, která využívá možnost zaznamenat převáděcí stav separátně ve funkčních jednotkách. Modifikačními příklady jsou, podržet vždy veškeré převáděcí stavy mimo jeden, nebo funkční jednotky rozdělit do skupin a nejdříve definovat onu skupinu, která obsahuje chybnou funkční jednotku. Uvedené rozdělení na skupiny zkracuje průměrnou dobu diagnózy, i když musí být provedeno opětovné zásobování daty, nežli je zahájena diagnóza uvnitř skupiny obsahující chybnou funkční jednotku.There are many modifications to this diagnostic method that utilize the ability to record the transition state separately in functional units. Modifying examples are always to hold all transfer states except one, or to divide functional units into groups and first define the group that contains the faulty functional unit. This division into groups shortens the average diagnosis time, although data must be re-supplied before the diagnosis within the group containing the malfunctioning unit is initiated.

Claims (15)

1. Soustava spojení řídicího počítače a záložního počítače v podstatě shodného s řídicím počítačem, vytvářející paralelní synchronní spojení řídicího a záložního počítače, která sestává z generátoru pulsů, společného pro oba počítače a spojeného s nimi pomocí časové sběrnice, která je součástí soustavy sběrnic, přičemž každý počítač obsahuje adresovatelné funkční jednotky, například paměťovou a aritmetickou jednotku a řídicí registr, které jsou navzájem propojeny datovými sběrnicemi a adresovou a ' povelovou sběrnicí, které jsou součástí soustavy sběrnic, přičemž alespoň jedna z . funkčních jednotek obsahuje řadu volitelných instrukčních registrů, vyznačující se tím, že sestává ze zdroje (SP) startovacích impulsů, spojeného s generátorem (CG) hodinových impulsů a připojeného k soustavám sběrnic obou - počítačů (E, R), přičemž datová sběrnice (dbej řídicího počítače (E) je spojena s datovou sběrnicí (dbr) záložního počítače (R) přenosovým kanálem (DCH) dat s dopravním zpožděním jednosměrným směrem k záložnímu počítači (R) a ve zdroji (SP) startovacích impulsů je na straně záložního počítače (R) - zapojen zpožďovací obvod se zpožděním rovným dopravnímu zpoždění přenosového kanálu (DCH) dat.A link computer system of a control computer and a backup computer substantially identical to a control computer, forming a parallel synchronous connection of a control computer and a backup computer, which consists of a pulse generator common to both computers and connected thereto by a time bus which is part of the bus system; each computer comprising addressable functional units, for example, a memory and arithmetic unit and a control register, which are interconnected by data buses and an address and command bus that are part of a bus system, at least one of which is connected to a bus. The functional units comprise a number of optional instruction registers, characterized in that it comprises a starter pulse source (SP) coupled to a clock pulse generator (CG) and connected to the bus systems of the two computers (E, R), the data bus (see control). the computer (E) is connected to the backup computer (dbr) data bus (R) by a data transfer channel (DCH) with a one-way traffic delay to the backup computer (R) and is on the backup computer (R) side - a delay circuit with a delay equal to the traffic delay of the data transmission channel (DCH) is connected. 2. Soustava podle bodu 1, vyznačující se tím, že zpožďovací obvod je tvořen zpožďovací linkou (DE).System according to claim 1, characterized in that the delay circuit is formed by a delay line (DE). 3. Soustava podle bodu 1, vyznačující se tím, že zpožďovací obvod je tvořen přenosovým kanálem, jehož konstrukce v podstatě odpovídá konstrukci . přenosového kanálu (DCH) dat z datové sběrnice (dbe) řídicího počítače (E) k datové sběrnici (dbr) záložního počítače (R).3. The system of claim 1, wherein the delay circuit comprises a transmission channel whose structure substantially corresponds to the structure. a data channel (DCH) of data from the data bus (dbe) of the control computer (E) to the data bus (dbr) of the backup computer (R). 4. Soustava podle bodu 1, vyznačující se tím, že zpožďovací obvod je tvořen posuv-4. The system of claim 1, wherein the delay circuit is a displacement circuit. VYNALEZU .VYNALEZU. ným registrem spojeným s generátorem (CG) hodinových impulsů.register connected to the clock generator (CG). 5. Soustava - podle bodu 1, vyznačující se tím, že zpožďovací obvod - je tvořen registry (BLR) jalových instrukcí, které jsou součástí řady (IRSr) registrů instrukcí záložního počítače (R).System according to claim 1, characterized in that the delay circuit is formed by reactive instruction registers (BLRs) which are part of a series of registers (IRSr) of the backup computer (R) instructions. 6. Soustava podle bodu 1 nebo 5, vyznačující se tím, že zdroj (SP) startovacích impulsů sestává z jednotky (IU) blokovacího signálu, spojené se soustavou sběrnic (tbe, obe, dbe) řídicího počítače (E), a soustava dále sestává ze startovacího zařízení (SDe, SDr) pro- každý počítač (E, R), spojených s registry (BIRe, BIRr) počátečních instrukcí v řadách (IRSe, IRSr) registrů instrukcí těchto počítačů (E, R), přičemž zpožďovací obvod je - vřazen mezi jednotku (IU) blokovacího signálu a registr (BIRr) počátečních instrukcí záložního počítače (R) a v přenosovém kanálu (DCH) dat je zapojena řídicí paměť (CM), spojená s přenosovým logickým obvodem (TL).System according to claim 1 or 5, characterized in that the starter pulse source (SP) consists of a blocking signal unit (IU) connected to the bus system (tbe, both, dbe) of the control computer (E), and further comprising from a starter device (SDe, SDr) for each computer (E, R) associated with registers (BIRe, BIRr) of the initial instructions in the series (IRSe, IRSr) of the instruction registers of these computers (E, R), the delay circuit being - placed between the blocking signal unit (IU) and the register (BIRr) of the backup computer's initial instructions (R), and a control memory (CM) connected to the transmission logic circuit (TL) is connected in the data transmission channel (DCH). 7. Soustava podle bodu 6, vyznačující se tím, že v přenosovém logickém obvodu (TL) je zapojen provozní srovnávací obvod (EXORd) varovného signálu, spojený svými vstupy s výstupem přenosového kanálu (DCH) dat a datovou ' sběrnicí (dbr) záložního počítače (R).System according to claim 6, characterized in that a warning signal comparator circuit (EXORd) connected to the data transfer channel (DCH) output and the backup computer data bus (dbr) is connected in the transmission logic circuit (TL). (R). 8. Soustava podle bodu 6 nebo 7, vyznačující se tím, že ve funkčních jednotkách (FUe, FUr) počítačů (E, R) jsou zapojeny řídicí paměti (CM) přenosového stavu příslušné funkční jednotky (FUe, FUr).System according to claim 6 or 7, characterized in that in the functional units (FUe, FUr) of the computers (E, R) the transmission status control memories (CM) of the respective functional unit (FUe, FUr) are connected. 9. Soustava podle bodů 6 až 8, vyznačující se tím, že startovací zařízení (SDe, SDr) sestává z nejméně jednoho prvního vysílače (PG1, PGle, PGlr) fáze, jehož - řídicí vstup je spojen s generátorem (CG) hodinovýchSystem according to Claims 6 to 8, characterized in that the starter device (SDe, SDr) consists of at least one first phase transmitter (PG1, PGle, PGlr) whose control input is connected to a clock generator (CG). Impulsů a jehož výstup je spojen s prvními vstupy součinových hradel (ANDle, ANDlr)1 к jejichž druhým vstupům jsou připojeny registry (SIRe, SIRr) rozběhových instrukcí, které jsou součástí příslušných startovacích zařízení (SDe, SDr], přičemž startovací zařízení (SDe, SDr] sestává dále z druhého vysílače (PG2e, PG2r) fáze, jehož řídicí vstup je rovněž spojen s generátorem (CG) hodinových impulsů a jehož výstup je spojen s příslušnou časovou sběrnicí (tbe, tbr) počítačů (E, R), přičemž alespoň druhý vysílač (PG2r) fáze záložního počítače (R) je spojen s jednotkou (IU) blokovacího signálu a prvním vysílačem (PG1, PGlr).The pulses and whose output is connected to the first inputs of the product gates (ANDle, ANDlr) 1 to whose second inputs are connected the registers (SIRe, SIRr) of the start instructions that are part of the respective starter devices (SDe, SDr), The SDr] further comprises a second phase transmitter (PG2e, PG2r), the control input of which is also coupled to the clock pulse generator (CG) and the output of which is coupled to the corresponding time bus (tbe, tbr) of the computers (E, R). the second transmitter (PG2r) of the backup computer phase (R) is connected to the blocking signal unit (IU) and the first transmitter (PG1, PG1r). 10. Soustava podle bodu 9, vyznačující se tím, že nejméně jeden zpožďovací obvod je tvořen posuvným registrem, který je součástí prvního vysílače (PG1) fáze, společného pro obě startovací zařízení (SDe, SDr).System according to Claim 9, characterized in that the at least one delay circuit is formed by a shift register which is part of the first phase transmitter (PG1) common to the two starter devices (SDe, SDr). 11. Soustava podle bodu 9, vyznačující se tím, že startovací zařízení (SDe, SDr) je tvořeno prvním vysílačem (PGle, PGlr), přičemž první vysílač (PGle) fáze řídicího počítače (E) je spojen s druhým vysílačem (PG2e) fáze řídicího počítače (E).System according to claim 9, characterized in that the starter device (SDe, SDr) is formed by a first transmitter (PGle, PGlr), the first phase transmitter (PGle) of the control computer (E) being connected to the second phase transmitter (PG2e) control computer (E). 12. Soustava podle bodu 11, vyznačující se tím, že zpožďovací obvod je tvořen posuvným registrem v prvním vysílači (PGlr) fáze záložního počítače (R).System according to Claim 11, characterized in that the delay circuit is formed by a shift register in the first phase transmitter (PG1r) of the backup computer (R). 13. Soustava podle bodů 2 a 11, vyznačující se tím, že vstup prvního vysílače (PGlr) fáze startovacího zařízení (SDr) záložního počítače (R) je spojen s výstupem zpožďovacího obvodu, jehož vstup je spojen s jednotkou (IU) blokovacího signálu, přičemž tento zpožďovací obvod je tvořen zpožďovací linkou (DE) nebo přenosovým kanálem (DCH) dat.System according to Claims 2 and 11, characterized in that the input of the first phase transmitter (PGlr) of the start-up device (SDr) of the backup computer (R) is connected to the output of a delay circuit, the input of which is connected to the blocking signal unit (IU). the delay circuit being formed by a delay line (DE) or a data transmission channel (DCH). 14. Soustava podle bodů 2 a 11, vyznačující se tím, že zpožďovací obvod je tvořen posuvným registrem, který je součástí prvního vysílače (PGlr) fáze záložního počítače (R), přičemž vstup prvního vysílače (PGlr) fáze záložního počítače (R) je přes zpožďovací linku (DE) spojen s jednotkou (IU) blokovacího signálu.14. The system of claim 2, wherein the delay circuit comprises a shift register which is part of the first phase transceiver (PGlr) of the backup computer (R), wherein the input of the first phase transceiver (PGlr) of the backup computer (R) is via a delay line (DE) connected to a blocking signal unit (IU). 15. Soustava podle bodu 11, vyznačující se tím, že první vysílač (PGle) fáze řídicího počítače (E) je spojen s řídicí pamětí (CM) a registr (SIRe) startovacích instrukcí řídicího počítače (E) je přes součinová hradla (ANDle, AND2r) spojen s datovou sběrnicí (dbe) řídicího počítače (E), která je přenosovým kanálem (DCH) spojena s datovou sběrnicí (dbr) záložního počítače (R), přičemž startovací zařízení (SDr) záložního počítače (R) obsahuje startovací srovnávací obvod (EXORd) spojený svými vstupy s datovou sběrnicí (dbr) záložního počítače (R) a s registrem (SIRr) startovacích instrukcí záložního počítače (R) a výstupem s prvním vysílačem (PGlr) fáze záložního počítače (R).System according to claim 11, characterized in that the first phase transmitter (PGle) of the control computer (E) is connected to the control memory (CM) and the register (SIRe) of the start instructions of the control computer (E) is via the product gates (ANDle). AND2r) connected to the data bus (dbe) of the control computer (E), which is connected to the data bus (dbr) of the backup computer (R) via the transmission channel (DCH), the backup computer (SDr) comprising the start comparator (EXORd) connected by its inputs to the backup computer (dbr) data bank (R) and to the register (SIRr) of the backup computer start instruction (R) and the output to the first backup computer (Rl) phase transmitter (PGlr).
CS747410A 1973-10-30 1974-10-30 System of connection of the control spare computer CS216670B2 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE7314713A SE369345B (en) 1973-10-30 1973-10-30

Publications (1)

Publication Number Publication Date
CS216670B2 true CS216670B2 (en) 1982-11-26

Family

ID=20318960

Family Applications (1)

Application Number Title Priority Date Filing Date
CS747410A CS216670B2 (en) 1973-10-30 1974-10-30 System of connection of the control spare computer

Country Status (20)

Country Link
JP (1) JPS5826053B2 (en)
BE (1) BE821638A (en)
BR (1) BR7408994D0 (en)
CA (1) CA1026871A (en)
CH (1) CH593520A5 (en)
CS (1) CS216670B2 (en)
DD (1) DD115960A5 (en)
DK (1) DK143819C (en)
ES (1) ES431448A1 (en)
FI (1) FI56456C (en)
FR (1) FR2249388B1 (en)
GB (1) GB1484331A (en)
HU (1) HU170964B (en)
IN (1) IN141771B (en)
IT (1) IT1025327B (en)
NL (1) NL188871C (en)
NO (1) NO141282C (en)
SE (1) SE369345B (en)
SU (1) SU1068050A3 (en)
YU (1) YU36232B (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3416138A (en) * 1965-08-25 1968-12-10 Bell Telephone Labor Inc Data processor and method for operation thereof
DE2117128A1 (en) * 1971-04-07 1972-10-19 Siemens Ag Method for switching system units on and off in a modular processing system
FR2182259A5 (en) * 1972-04-24 1973-12-07 Cii

Also Published As

Publication number Publication date
FR2249388A1 (en) 1975-05-23
NO743886L (en) 1975-05-26
JPS5075751A (en) 1975-06-21
FI56456C (en) 1980-01-10
NO141282B (en) 1979-10-29
NL7413875A (en) 1975-05-02
YU287174A (en) 1981-04-30
YU36232B (en) 1982-02-25
JPS5826053B2 (en) 1983-05-31
SU1068050A3 (en) 1984-01-15
CA1026871A (en) 1978-02-21
BE821638A (en) 1975-02-17
IN141771B (en) 1977-04-16
FR2249388B1 (en) 1978-08-11
FI56456B (en) 1979-09-28
NL188871C (en) 1992-10-16
GB1484331A (en) 1977-09-01
SE369345B (en) 1974-08-19
DK563174A (en) 1975-06-30
NO141282C (en) 1980-02-06
AU7453074A (en) 1976-04-29
DK143819B (en) 1981-10-12
HU170964B (en) 1977-10-28
ES431448A1 (en) 1976-09-01
NL188871B (en) 1992-05-18
DD115960A5 (en) 1975-10-20
FI299174A (en) 1975-05-01
CH593520A5 (en) 1977-12-15
DK143819C (en) 1982-03-29
IT1025327B (en) 1978-08-10
BR7408994D0 (en) 1975-08-26

Similar Documents

Publication Publication Date Title
US4099241A (en) Apparatus for facilitating a cooperation between an executive computer and a reserve computer
US4200936A (en) Asynchronous bidirectional direct serial interface linking a programmable machine function controller and a numerical control
US4689740A (en) Two-wire bus-system comprising a clock wire and a data wire for interconnecting a number of stations
US4006465A (en) Apparatus for control and data transfer between a serial data transmission medium and a plurality of devices
EP0031499A2 (en) Data processing apparatus adapted for memory readback checking
FR2500187A1 (en) CENTRAL DATA PROCESSING UNIT
EP0287539B1 (en) Stored program controlled real time system including three substantially identical processors
US6347372B1 (en) Multiprocessor control system, and a boot device and a boot control device used therein
US9349488B2 (en) Semiconductor memory apparatus
US4667321A (en) Input-output multiplexer-demultiplexer communications channel
CS216670B2 (en) System of connection of the control spare computer
KR100256097B1 (en) Serial bus controller
RU2189698C2 (en) Procedure and device to shorten latency on interface by way of overlay of transmitted packages
JPS5892024A (en) Method and apparatus for controlling interface between systems
JPS5837725A (en) Control system for occupancy of bus line
GB2342737A (en) Intelligent-controller operation
JPH05298247A (en) Hot line connection system
SU930274A1 (en) Device for programme-control of actuators
JPH0324842A (en) Method of confirming function set state of looped slave stations
KR100224107B1 (en) Circuit for supplying clock in exchanger
JP3161795B2 (en) Phase controller
KR980013235A (en) Shared faxes and how they are delivered
CS203456B1 (en) Connection of the buffer memory on the output of the signal tract of the system with the pulse code modulation
SU1365086A1 (en) Device for checking control units
PL103108B1 (en) A LAYOUT FOR COOPERATION OF A RUN COMPUTER WITH BACK-UP COMPUTER