CS210762B1 - Zapojení logické sítě pro uložení a odběr informace - Google Patents

Abstract

Vynález se týká oboru logických sítí k uložení a odběru informace a řeší uložení vstupní informace v podobě logických signálů zápisem do paměťových obvodů, a dále její odběr, zejména čtení, popřípadě čtení spojené s dalším přenosem této vsťupní informace. Podstata vynálezu spočívá v nové .kombinaci logických obvodů do jednoúčelové logické sítě s tzv. pevne zadrátovanou logikou. Vynálezu může být účelně využito v aplikaci na přenos informací ve výrobní lince. Jednalo by se o řízený tok informací, doprovázejících výrobní kus při jeho postupu zvoleným úsekem, popřípadě zvolenými pracovními místy výrobní linky, a to s přesnou návaznosti na postup tohoto kusu s plným respektováním všech provozních odchylek od pravidelného postupu jednotlivých kusů.

Description

Předmětem vynálezu je zapojení logické sítě pro uložení a odběr informace, které řeší uložení vstupní informace, vyjádřené zejména ve tvaru logických signálů, a to jako zápis do paměťových obvodů, a dále její odběr, zejména čtení, popřípadě čtení spojené s dalším přenosem této vstupní informace.

V oblasti logických sítí jsou známá pamětová zapojení, která umožňují zápis logických signálů, popřípadě zápis posloupnosti logických signálů nebo zápis posloupnosti kombinací logických signálů. Uvedená zapojení umožňují zpravidla postupný přenos takto zapsaných logických signálů do dalších v pořadí toku signálů paměťových obvodů, označovaná jako registr, posuvný registr, střádací registr a podobně. V aplikacích na výrobní linky se jedná o velmi výhodná zapojení pro záznam a přenos informací, týkajících se zpracovávaného výrobku a podobně.

_B Nevýhodou známých zapojení je skutečnost, že umožňují přenos informací spřažený a sladěný s výrobním postupem pouze při zcela pravidelném průběhu této výroby. Tak například při postupu výrobku přes zvolený úsek výrobní linky se při vstupu výrobku do tohoto úseku zapisují vstupní informace, týkající se tohoto výrobku do paměťových obvodů, při výstupu

-< výrobku z tohoto úseku se odebírají příslušné informace, například čtením, a přenášejí se do dalších obvodů, shodně s postupem výrobku jednotlivými úseky, popřípadě jednotlivými pracovními místy výrobní linky.

V reálných výrobních linkách, například s přerušovaným charakterem výroby však známá zapojení selhávají, například tam, kde přes zvolený úsek výrobní linky nepostupuje současně stejný počet výrobků a kde časový okamžik vstupu výrobku do tohoto úseku a časový okamžik výstupu dřívějšího výrobku nejsou zcela pravidelné.

Tyto nevýhody odstraňuje zapojení logické sítě složené z jedné soustavy vstupních obvodů například vazebniků čidel, z druhé soustavy paměťových obvodů, z další soustavy výstupních obvodů například koncových zesilovacích členů, a z řídicího obvodu složeného z logických obvodů podle vynálezu, jehož podstata spočívá v tom, že výstup jednoho vstupního obvodu je spojen s jedním vstupem jednoho paměťového obvodu, jehož výstup je spojen s jedním vstupem jednoho výstupního obrodu, výstup druhého vstupního obvodu je spojen s jedním vstupem druhého paměťového obvodu, jehož výstup je spojen s jedním vstupem druhého výstupního obvodu, výstup třetího vstupního obvodu je spojen s jedním vstupem třetího paměťového obvodu, jehož výstup je spojen s jedním vstupem třetího výstupního obvodu, popřípadě výstup případného dalšího vstupního obvodu je spojen s jedním vstupem případného dalšího paměťového obvodu, jehož výstup je spojen s jedním vstupem případného dalšího výstupního obvodu, přičemž druhý vstup jednoho pamětového obvodu, druhý vstup druhého pamětového obvodu, druhý vstup třetího pamětového obvodu, popřípadě druhý vstup případného dalšího pamětového obvodu jsou spojeny v jednom uzlu spojeném s jedním výstupem řídicího obvodu, druhý vstup jednoho výstupního obvodu, druhý vstup druhého výstupního obvodu, druhý vstup třetího výstupního obvodu, popřípadě druhý vstup případného dalšího výstupního obvodu jsou spojeny v jednom uzlu spojeném s druhým výstupem tohoto řídicího obvodu, složeného z jedné vstupní paměti, jejíž výstup je spojen se vstupem jednoho hradla, jehož výstup je spojen s jedním vstupem uzávěry a jehož řídicí vstup je spojen s jedním výstupem rozdělovači paměti a složeného z druhé vstupní paměti, jejíž výstup je spojen se vstupem druhého hradla, jehož výstup je spojen s druhým vstupem uzávěry a jehož řídicí vstup je spojen s druhým výstupem rozdělovači paměti, přičemž jeden výstup uzávěry je spojen se vstupem jednoho časového členu, jehož je_w den výstup je spojen s jedním výstupem řídicího obvodu, a druhý výstup tohoto časového členu je spojen s druhým vstupem jedné vstupní paměti, je spojen s jedním vstupem rozdělovači paměti, popřípadě je dále spojen s jedním vstupem uzávěry, druhý výstup uzávěry je spojen se vstupem druhého časového členu, jehož jeden výstup je spojen s druhým výstupem řídiciho obvodu, a druhý výstup tohoto časového členu je spojen s druhým vstupem druhé vstupní paměti, je spojen s druhým vstupem rozdělovači paměti, popřípadě je dále spojen s druhým vstupem uzávěry.

Jeden časový člen se skládá z jednoho časového obvodu a z druhého časového obvodu, propojených pres jeden obvod logické inverze, přičemž výstup jednoho časového obvodu je spojen se vstupem tohoto obvodu logické inverze, jehož výstup je spojen se vstupem druhého časového obvodu, druhý časový člen se skládá z třetího časového obvodu a ze čtvrtého časového obvodu, propojených přes druhý obvod logické inverze, přičemž výstup třetího časového obvodu je spojen se vstupem tohoto obvodu logické inverze, jehož výstup je spojen se vstupem čtvrtého časového obvodu, přičemž výstup jednoho časového obvodu je dále spojen s jedním výstupem řídicího obvodu, a výstup třetího časového obvodu je dále spojen s druhým výstupem řídicího obvodu.

Předností zapojení logické sítě podle vynálezu je skutečnost, že umožňuje uložení' vstupní informace, vyjádřené ve tvaru logických signálů a její odběr, spojený s případným dalším přenosem, kteréžto uložení a odběr je určováno iniciačními signály na vstupech řídicího obvodu a časově vymezeno pomocí výstupních signálů řídicího obvodu. _t

V aplikaci na přenos informaci ve výrobní lince se jedná o řízený tok informací, doprovázejících výrobek při jeho postupu zvoleným úsekem, popřípadě zvolenými pracovními místy výrobní linky, a to s přesnou návazností na postup výrobku s plným respektováním ¹ všech provozních odchylek od pravidelného postupu těchto výrobků.

Tyto přednosti jsou výsledkem zejména účinné koordinace řídicích signálů vznikajících v řídicím obvodu na základě vstupních signálů pro vyvolání zápisu,popřípadě uložení informace a na základě vstupních signálů pro vyvolání čtení, popřípadě odběru informace spojené s případným dalším přenosem.

Zapojení logické sítě podle vynálezu je v příkladném provedení znázorněno na přiložených výkresech, kde na obr. 1 je znázorněna obecná strukturní skladba vstupních obvodů, pamětových obvodů a výstupních obvodů, na obr. 2 je znázorněno blokové zapojení konkrétního provedení obvodů, a na obr. 3 je znázorněno podrobné zapojení těchto obvodů.

Na obr. 1 je znázorněna jedna soustava vstupních obvodů, složena z jednoho vstupního obvodu X,, z druhého vstupního obvodu Xg, z třetího vstupního obvodu Xj, popřípadě z dalšího vstupního obvodu Xj,, je · znázorněna druhá soustava pamětových obvodů, složená z jednoho pamětového obvodu Y,, z druhého pamětového obvodu Yg, z třetího pamětového obvodu Y^, popřípadě z dalšího pamětového obvodu Y_M, a dále je znázorněna další soustava výstupních obvodů, složená z jednoho výstupního obvodu Z,, z druhého výstupního obvodu Zg, z třetího výstupního obvodu Z^, popřípadě z dalšího výstupního obvodu Z_N·

Spojení vstupních obvodů, pamětových obvodů a výstupních obvodů je takové, že výstupy vstupních obvodů jsou spojeny shodně se vstupy pamětových obvodů, a výstupy pamětových obvodů jsou spojeny shodně se vstupy výstupních obvodů, přičemž vstupy vstupních obvodů představují shodně vstupy zapojení logické sítě a výstupy výstupních obvodů představují shodně výstupy zapojení logické sítě podle vynálezu.

Výstup jednoho vstupního obvodu X^ je spojen s jedním vstupem ’y^ jednoho pamětového obvodu Y,, jehož výstup je spojen s jedním vstupem *z^ jednoho výstupního obvodu Z, , přičemž jeden vstup x^ jednoho vstupního obvodu Xj představuje shodně jeden vstup zapojení logické sítě, a výstup jednoho výstupního obvodu Zj představuje zároveň jeden výstup V, tohoto zapojení logické sítě. *

Výstup druhého vstupního obvodu Xg je spojen s jedním vstupem 'y₂ druhého pamětového obvodu Y.,, jehož výstup je spojen s jedním vstupem 'z_ druhého výstupního obvodu Z„, při—4 i ... & i »£ , čemž jeden vstup Xg druhého vstupního obvodu Xg představuje shodně druhý vstup Xg zápoje- * ní logické sítě, a výstup druhého výstupního obvodu Zg představuje zároveň druhý výstup tohoto zapojení logické sítě.

Vystup třetího vstupního obvodu X, je spojen s jedním vstupem 'y. třetího pamětového

..,3. i __3 obvodu Y,,, jehož výstup je spojen s jedním vstupem z, třetího výstupního obvodu Z,, přičemž jeden vstup x-^ třetího vstupního obvodu Xj představuje shodně třetí vstup x^ zapojení logické sítě, a výstup třetího výstupního obvodu Z^ představuje zároveň třetí výstup V-, tohoto zapojení logické sítě.

i

Výstup případného dalšího vstupního obvodu X_K je spojen s jedním vstupem y_M případného dalšího pamětového obvodu Y_M, jehož výstup je~špojen s jedním vstupem ¹Z_N případného dalšího výstupního obvodu Z_N;~přičemž jeden vstup 'x_K případného dalšího vstupního obvodu X_K představuje shodně případný další vstup ’x_K zapojení logické sítě, a výstup případného dalšího výstupního obvodu Z^ představuje zároveň případný další výstup V_M tohoto zapojení logické sítě.

p

Jeden řídicí vstup í zapojení logické sítě je s výhodou spojen s druhým vstupem Xj jednoho vstupního obvodu X,, s druhým vstupem ^x^ druhého vstupního obvodu Xg, s druhým vstupem ²x^ třetího vstupního obvodu Xj, popřípadě s druhým vstupem ²x_K případného dalšího vstupního obvodu X^.

Druhý řídicí vstup 2 zapojení logické sítě je s' výhodou spojen s druhým vstupem y₁ jednoho pamětového obvodu Y_], s druhým vstupem ²y2 druhého pamětového obvodu Yg, s druhým vstupem ²y^ třetího pamětového obvodu Y^, popřípadě s druhým vstupem ²yM případného dalšího pamětového obvodu Y^.

, 2

Další řídicí vstup & zapojení logické sítě je s výhodou spojen s druhým vstupem z^ jednoho výstupního obvodu Z_; , s druhým vstupem ²Zg druhého výstupního obvodu Z2 s druhým vstupem ²z třetího výstupního obvodu Z , popřípadě s druhým vstupem ²zK případného dalšího výstupního obvodu Z_N>

Na obr. 2 je v příkladném'provedení znázorněn řídicí obvod zapojení logické sítě složený z jedné vstupní paměti A s jedním vstupem a^, s druhým vstupem a₂, s výstupem spojeným se vstupem hj jednoho hradle Hj , přičemž jeden vstup «« tohoto řídicího obvodu je spojen s jedním vstupem a^ této jedné vštupní paměti A, z druhé vstupní paměti B s jedním vstupem bj, s druhým vstupem b₂, s výstupem spojeným se vstupem h₂ druhého hradla Hg, přičemž druhý vstup £ tohoto řídicího obvodu je spojen s druhým vstupem bg této druhé vstupní paměti B, z rozdělovači paměti C s jedním vstupem C|, druhým vstupem Cg, s jedním výstupm Cj spojeným s řídicím vstupem X, jednoho hradla H₁, s druhým výstupem Cg spojeným s řídicím vstupem ^g druhého hradla Hg”z uzávěry D s jedním vstupem dj , který je vícenásobný a je složený z jednoho elementárního vstupu 'd,, popřípadě druhého elementárního vstupu ²dp s druhým vstupem dg, který je vícenásobný a je složený z jednoho elementárního vstupu ’dg, popřípadě z druhého elementárního vstupu ²dg, s jedním výstupem D, spojeným se vstupem jednoho časového členu Tp jehož jeden výstup ¹je spojen s jedním výstupem řídicího obvodu, s druhým výstupem Dg spojeným se vstupem druhého časového členu Tg, jehož jeden výstup 'Tg je spojen s druhým výstupm řídicího obvodu^ přičemž druhý výstup ²T, jednoho časového členu ’Γj je spojen s druhým vstupem ag jedné vstupní paměti A, s jedním vstupem rozdělovači paměti C, popřípadě s druhým elementárním vstupem ²d. jednoho vstupu d. uzávěry D, i —L —L jehož jeden elementární vstup d^ je spojen s výstupem jednoho hradla Η,, a obdobně druhy výstup ²T„ druhého časového členu T je spojen s jedním vstupem b, druhé vstupní paměti B, _& _& —L 2 s druhým vstupem Cg rozdělovači paměti C, popřípadě s druhým elementárním vstupem dg druhého vstupu dg uzávěry D, jehož jeden elementární vstup ¹dg je spojen s výstupem Hg druhého hradla Hg.

Na obr. 2 je dále vyznačen šipkami směr toku logických signálů vždy z příslušného výstupu na připojené vstupy logických obvodů.

V příkladném provedení se předpokládá spojení výstupů řídicího obvodu s řídicími vstupy jedné soustavy vstupních obvodů, druhé soustavy pamětových obvodů, další soustavy -výstup210762 nich obvodů, s výhodou tak, že jeden výstup řídicího obvodu je spojen s druhým řídicím vstupem «I druhé soustavy paměťových obvodů, druhý výstup C, řídicího obvodu je spojen s dalším řídicím vstupem A? další soustavy výstupních obvoďň.

Funkce logické sítě podle vynálezu je taková, že vstupní informace zachycená ve vstupních obvodech se ukládá do pamětových obvodů, a případně dále odebírá přenosem do výstupních obvodů, pomocí iniciačních signálů na vstupech vyvolávajících řídicí signály na výstupech řídicího obvodu, a to v předem nebo průběžně určených časových okamžicích.

Vstupní obvody Xj, X₂, L· ... Xk představují libovolné prvky vhodné jako nositelé vstupní informace, zejména informace diskrétní, například čidla přítomnosti materiálu, pomocná relé, přepínače, logické obvody, na jejichž výstupech jsou diskrétní signály, například ve tvaru elektrických napětí nulové a jedničkové logické úrovně a podobně.

Jeden řídicí vstup £ představuje vstup pro vymezení časového okamžiku pro identifikaci vstupní informace popřípadě určujícího výběr vstupní informace z množiny vstupních informací, a sice uložení do paměťových obvodů Yj , Y^, 5.....Yy, a to signálem zvolené nulové nebo jedničkové logické úrovně, s výhodou~sigňálem impulsním.

Při použiti logických obvodů, zejména obvodů kombinačních jakožto nositele vstupní informace způsobuje signál zvolené nulové jedničkové logické úrovně na jednom řídicím vstu2 2 2 2 pu J, tedy na druhém vstupu x, , x₀, x,, ..., x„ otevření průchodu těchto vstupních ob1 4 i —~ i —4 i —— vodů vždy z jednoho vstupu x^, x₂, x₃, ..., x_R na příslušný výstup.

Při použití pamětových prvků jakožto nositele vstupní informace způsobuje signál zvolené nulové nebo jedničkové logické úrovně na jednom řídicím vstupu X, tedy na druhém vstu2 2 2 2 1111 pu x,, x₂, x₃, ..., x_K znamená signálů na jednom vstupu x₁, x₂, x^, . _f., x_K do pamětových prvků těchto vstupních obvodů Xp X₂, X^, ..., Xj..

V časovém okamžiku určujícím uložení vstupní informace způsobuje signál zvolené nulové nebo jedničkové logické úrovně, s výhodou signál impulsní, a sice na druhém řídicím vstu2 2 2 2 pu ¢, tedy na druhém vstupu y₁ , y₂, y^, ..., y_M zápis informace z výstupu, vstupních obvodů vždy pres jeden vstup ’yj, ’y₂, ¹y₃, ..., 'y^ do příslušného paměťového obvodu Y,,

Yj, Y^, ..., Yjj.

Tyto paměťové obvody představují libovolné prvky s paměťovou funkcí, například diskrétní klopné obvody pro záznam a mazání jednoho případně několika signálů, a podobně. V časovém okamžiku určujícím odběr informace, uložené v paměťových obvodech Y,, 5, Yj, ..., Y^ způsobuje signál zvolené nulové nebo jedničkové logické úrovně, s výhodou signál impulsní, a sice na dalším řídicím vstupu tedy na druhém vstupu 'Zp ²z2, ²z^, ..., ²zN odběr informace uložené v těchto paměťových obvodech z jejich výstupů vždy přes jeden vstup 'z., i i i _r -L ^z2> ^z3i ···, ^zn ^do příslušného výstupního obvodu Z₁ , Z₂, 5-...,¾.

Tyto výstupní obvody představují libovolné prvky vhodné jako nositel informace, zejména informace diskrétní, například logické obvody kombinační popřípadě sekvenční, vazební členy další části řídicí soustavy, koncové zesilovací členy a podobně.

Je zřejmé, že uložení a odběr informace způsobují signály na řídicích vstupech £, n,

9.. Výběr těchto signálů, zejména jejich časové vymezení se provádí pomocí řídicího obvodu.

V jednom předem nebo průběžně stanoveném časovém okamžiku způsobuje jeden iniciační signál zvolené nulové nebo jedničkové logické úrovně na jednom vstupu £ řídicího obvodu, tedy na jednom vstupu a, jedné vstupní paměti A, zápis do této vstupní paměti A.

Výstupní signál na jejím výstupu přechází zároveň na vstup h₁ jednoho hradla H,. Předpokládá se takový stav rozdělovači paměti C, že na jednom výstupu této paměti, a tedy i na řídicím vstupu X-, tohoto hradla Hj je signál, který způsobuje jeho průchod. Na výstupu tohoto hradla, a tedy i na jednom vstupu dj, a sice na jednom elementárním vstupu ’dj tohoto jednoho vstupu d^ uzávěry D vzniká signál, který přechází přes tuto uzávěru D na~ její jeden výstup D^ , a tedy zároveň na vstup jednoho časového členu Tj. Přechodem signálu z jednoho vstupu d^ na jednom výstup D^ uzávěry D se uzavírá průchod této uzávěry z druhého vstupu dg na její druhý výstup Dg.

Vznik signálu na vstupu jednoho časového členu Tj způsobuje na jeho jednom výstupu 'ϊρ a tedy'i na jednom výstupu T) ‘řídicího obvodu vznik jednoho řídicího signálu, s výhodou impulsního signálu, který v příkladném provedení způsobuje na druhém řídicím vstupu Q zapojení logické sítě uložení vstupní informace z jedné soustavy vstupních obvodů do druhé soustavy pamětových obvodů. Dále způsobuje tento výstupní signál na vstupu t, vznik _L jednoho vedlejšího řídicího signálu na druhém výstupu T^ tohoto jednoho časového členu , s výhodou impulsního signálu, zejména v čase po předchozím skončení působení jednoho řídicího signálu.

Jeden vedlejší řídicí signál způsobuje na druhém vstupu a₂ jedné vstupní paměti A její , vymazání, tedy zánik signálu na jejím výstupu a zároveň způsobuje na jednom vstupu Cj rozdělovači paměti C její překlopení do stavu, kdy na jednom výstupu Cj zaniká signál, na druhém výstupu C„ vzniká signál, tedy překlopení do stavu opačného,než byl předchozí stav, po— 2 případě způsobuje na druhém elementárním vstupu dj jednoho vstupu uzávěry D uchování jejího stavu po dobu působení tohoto jednoho vedlejšího řídicího signálu.

V druhém předem nebo průběžně stanoveném časovém okamžiku způsobuje druhý iniciační signál zvolené nulové nebo jedničkové logické úrovně na druhém vstupu b řídicího obvodu, tedy na jednom vstupu b^ druhé paměti B zápis do této vstupní paměti B.

Výstupní signál na jejím výstupu přechází zároveň na vstup h₂ druhého hradla Hg. 0 dalším průběhu toku signálu rozhoduje stav rozdělovači paměti.

Přišel-li druhý iniciační signál až po zániku jednoho řídicího signálu a jednoho vedlejšího řídicího signálu, je již rozdělovači pamět C v takovém stavu, že na jejím druhém výstupu Cg je již signál, který působením na řídicím vstupu X? druhého hradla Hg uvolňuje jeho průchod pro signál ze vstupu h₂ na jeho výstup.

Přišel-li však druhý iniciační signál dříve, zapisuje se pouze do druhé vstupní paměti B a čeká na uvolnění průchodu druhého hradla Hg až do překlopení rozdělovači paměti C jedním vedlejším řídicím signálem.

Signál na výstupu druhého hradla H_, a tedy i na druhém vstupu d~, a sice na jednom —a elementárním vstupu dg tohoto druhého vstupu dg přechází přes uzávěru D na její druhý výstup Dg, a tedy zároveň na vstup druhého časového členu Tg až po zániku signálů na jejím jednom vstupu dj, tj. při vzniku jednoho vedlejšího řídicího signálu na druhém výstupu ²T_] jednoho časového členu T| , který vymazává jednu vstupní pamět A., překlápí rozdělovači pamět C, popřípadě až po zániku tohoto jednoho vedlejšího řídicího signálu, který případně po dobu svého působení na druhém elementárním vstupu d₁ jednoho vstupu d₁ uzávěry D drží v otevřeném stavu přechod z jednoho vstupu d, na jeden výstup Dj této uzávěry D i po vymazání jedné vstupní paměti A.

i

Souhrnně představuje řídicí obvod dva signálové kanály, a to jeden signálový kanál z jednoho vstupu, který představuje jeden vstup £ řídicího obvodu na jeden výstup, který představuje jeden výstup řídicího obvodu a druhý signálový kanál z druhého vstupu, kte* rý představuje druhý vstup £ řídicího obvodu, na druhý vstup, který představuje druhý výstup fg tohoto řídicího obvodu, kteréžto informační kanály jsou vzájemně rovnocenné a mají tu vlastnost, že jeden iniciační signál, který přišel na jeden vstup <£ dříve než druhý iniciační signál na druhý vstup ji,přechází přes jeden signální kanál na jeden výstup a způsobuje vznik jednoho řídicího signálu, přičemž druhý iniciační signál, který přišel na druhý vstup ji později než tento jeden iniciační signál, má průchod přes druhý signální kanál na druhý’ výstup uzavřen až do zániku jednoho řídicího signálu,popřípadě až do zániku jednoho vedlejšího řídicího signálu.

Obdobně druhý iniciační signál, který přišel na druhý vstup rf dříve než jeden iniciační signál na jeden vstup ^.prochází přes druhý signální kanál na .druhý výstup a způsobuje vznik druhého řídicího signálu, přičemž jeden iniciační signál, který přišel na jeden vstup X později než tento druhý iniciační signál, má průchod přes jeden signální kanál na jeden výstup f, uzavřen až do zániku druhého řídicího signálu, popřípadě až do zániku druhého vedlejšího řídicího signálu.

V obou případech je dále otevření průchodu jednoho,popřípadě druhého signálního kanálu pro iniciační signál ze vstupu na příslušný výstup podmíněno vždy předchozím otevřením a uzavřením druhého popřípadě jednoho signálového kanálu, tedy souhrnně předchozím otevřením a uzavřením opačného signálového kanálu pro opačný iniciační signál ze vstupu na příslušný výstup, kterážto vlastnost řídicího obvodu je předurčena použitím rozdělovači paměti C, a v praktických důsledcích zaručuje vždy střídavé pořadí uložení informace.a odběr informace, a sice uložení informace do soustavy paměťových obvodů, a odběr této informace ze soustavy pamětových obvodů, v časových okamžicích vzniku iniciačních signálů popřípadě v časových okamžicích, odvozených od těchto iniciačních signálů.

V dalším příkladném provedení podle obr. 3 se řídicí obvod skládá z elementárních logických obvodů, zejména z logických obvodů ANI, použitých buďto samostatně, popřípadě seřazených do dvojic a spřažených pomocí zpětné vazby jako pamět pro záznam a mazání.

v 12 3

Jedna vstupní pamět A mé jeden vstup a^, složený z elementárních vstupů ap ap a^ , druhý vstup a₂ složený z elementárních vstupů 'a₂, ²a₂, ^a₂, jeden výstup a druhý výstup.

Tato jedna vstupní paměť A se skládá z jednoho logického obvodu A., s výhodou logické1 2 3 —— ho obvodu ANI, jehož elementární vstupy ap βρ a^ představují souhrnně jeden vstup ap a jehož výstup představuje shodně jeden výstup jedné vstupní paměti A, popřípadě zároven^- výstup jedné vstupní paměti podle obr. 2, a skládá se z druhého logického obvodu A,, s vý1 2 3 hodou logického obvodu ANI, jehož elementární vstupy a₂, a₂, a₂ představují souhrnně druhý vstup a₂, a jehož výstup představuje shodně druhý výstup této jedné vstupní paměti A.

Výstup jednoho logického obvodu A₁ je spojen s třetím elementárním vstupem ^a₂ druhého logického obvodu A₂, jehož výstup je spojen s třetím elementárním vstupem ^a, jednoho logického obvodu Aj.

v 12 3

Druhá vstupní paměť B má jeden vstup b, , složený z elementárních vstupů b., b., ^Jb,, _L 12 3 _- ¹ _L druhý vstup b₂ složený z elementárních vstupů b₂, b^, b_2> jeden výstup a druhý vystup.

Tato druhá vstupní paměť B se skládá z jednoho logického obvodu B., s výhodou logického obvodu ANI, jehož elementární vstupy b^, b^, ^Jb| , představují souhrnně jeden vstup bp a jehož výstup představuje shodně jeden výstup druhé vstupní paměti B,popřípadě zároveň výstup druhé vstupní paměti podle obr. 2, a skládá se z druhého logického obvodu B_, s výhodou logického obvodu ANI, jehož elementární vstupy b₂, b₂, b₂ představují souhrnně druhý vstup b₂, a jehož výstup představuje shodně druhý výstup této druhé vstupní paměti B. Výstup jednoho logického obvodu Bj je spojen s třetím elementárním vstupem ^b₂ druhého logického obvodu Bg, jehož výstup je spojen s třetím elementárním vstupem ^bj jednoho logického obvodu B₁.

„ 12 3

Rozdělovači pamět C má jeden vstup c,, složený z elementárních vstupů c,, c,, c., _L i o 3 _1 —*- i druhý vstup c₂ složený z elementárních vstupů c₂, c„, c₂, jeden výstup a druhý výstup.

Tato rozdělovači pamět C se skládá z jednoho logického obvodu C,, s výhodou logického i o 3 _obvodu ANI, jehož elementární vstupy c,, c, , c, , představuji souhrnně jeden vstup c, , a jehož výstup představuje shodně jeden výstup rozdělovači paměti C, a skládá se z druhé1 2 ho logického obvodu Cg, s výhodou logického obvodu ANI, jehož elementární vstupy c, , Cg, ³c₂ představují souhrnně druhý vstup Cg, a jehož výstup představuje shodně druhý výstup této rozdělovači paměti C. Výstup jednoho logického obvodu C. je spojen s .třetím elementár3 —L ním vstupem Cg druhého logického obvodu Cg, jehož výstup je spojen s třetím elementárním vstupem ³c, jednoho logického obvodu C,.

Jedno hradlo H představuje jeden kombinační logický obvod, s výhodou logický obvod ANI, s jedním vstupem h,, s druhým vstupem h,, popřípadě s třetím vstupem h, a s výstupem. Jeden vstup 'h, představuje vstup h, , druhý vstup ²h, představuje řídicí vstup jednoho hradla H,. Třetí vstup ³h, je v příkladném provedení neobsazen.

»

Druhé hradlo H_o představuje druhý kombinační logický obvod, s výhodou logický obvod ~ 1 2 3

ANI, s jedním vstupem hg, s druhým vstupem hg, popřípadě s třetím vstupem hg a s výstupem. Jeden vstup 'hg představuje vstup h?, druhý vstup ²hg představuje řídicí vstup <J)g dru> hého hradla Hg. Třetí vstup ³hg je v příkladném provedení neobsazen.

Uzávěra D se skládá z jednoho předřadného logického obvodu P., s výhodou logického ob1 2 - —- . 3 vodu ANI, s jedním vstupem p,, s druhým vstupem p,, popřípadě s třetím vstupem p, , kteréžto vstupy představují souhrnně jeden vstup d, uzávěry D, a s výstupem, z druhého předřadného logického obvodu Pg, s výhodou logického obvodu ANI, s jedním vstupem 'Pg> s druhým vstupem ²Pg, popřípadě s třetím vstupem ³Pg, kteréžto vstupy představují souhrnně druhý vstup d₀ uzávěry D, a s výstupem, a dále se skládá z jednoho logického obvodu Ε., s výhodou —a. i o 3 _i logického obvodu ANI, s elementárními vstupy Γρ Γρ r, , a s výstupem, který představuje zároveň jeden výstup D. uzávěry D, a z druhého logického obvodu R-, s výhodou logického —- 12 3 obvodu ANI, s elementárními vstupy Tg, řg, řg, a s výstupem, který představuje zároveň druhý výstup Dg uzávěry D. Výstup jednoho logického obvodu R, je spojen s třetím elementárním vstupem ³rg druhého logického obvodu Rg, jehož výstup je spojen s třetím elementárním vstupem ³r, jednoho logického obvodu R,.

Jeden časový člen T, se skládá z jednoho časového obvodu 't, se vstupem a s výstupem, z druhého časového členu ²T, se vstupem a s výstupem, propojených přes jeden pomocný logický obvod S , s výhodou přes obvod logické inverze, se vstupem a s výstupem, a to tak, —- 1 ze vystup jednoho časového obvodu T, je spojen se vstupem tohoto jednoho pomocného logic__L 2 kého obvodu S,, jehož výstup je spojen se vstupem druhého časového T, , vztaženo na tento jeden časový člen T,.

Druhý časový člen Tg se skládá z třetího časového obvodu 'Tg se vstupem a s výstupem, ze čtvrtého časového obvodu ²Tg se vstupem a s výstupem, propojených přes druhý pomocný logický obvod Sg, s výhodou pres obvod logické inverze, se vstupem a s výstupem, a to tak, že výstup třetího časového obvodu 'T„ je spojen se vstupem tohoto druhého pomocného logického obvodu Sg, jehož vystup je spojen se vstupem Tg čtvrtého časového obvodu Tg, vztaženo na tento druhý časový člen Tg.

Další spojení řídicího obvodu je takové, že jeden vstup řídicího obvodu A, složený z jednoho elementárního vstupu ¢(, a z druhého elementárního vstupu Λ, je spojen se vstupem

J a, jednoho obvodu A, jedné vstupní paměti A tak, že jeden elementární vstup A, je spojen s jedním elementárním vstupem 'a, tohoto vstupu a,, druhý elementární vstup Ag je spojen s druhým elementárním vstupem ^a, tohoto vstupu a,, druhý vstup řídicího obvodu složený z jednoho elementárního vstupu /$, a z druhého^-elementárního vstupu 0g je spojen se vstupem b, jednoho obvodu B, druhé vstupní paměti B tak, že jeden elementární vstup /!, je spojen s jedním elementárním vstupem 'b, tohoto vstupu b,, druhý elementární vstup je spojí jen s druhým elementárním vstupem b, tohoto vstupu b,.

Jeden výstup jedné vstupní paměti A je spojen se vstupem ¹h1 jednoho hradla H1, jehož výstup je spojen s jedním vstupem uzávěry D tak, že je spojen s jedním vstupem^-1pt jednoho předřadného logického obvodu P^ .

Jeden výstup uzávěry D je spojen se vstupem jednoho časového členu T, tak, že je spojen se vstupem jednoho časového obvodu ¹ T_] jednoho časového členu T,, jehož jeden výstup je spojen s jedním výstupem řídicího obvodu.

O

Vystup druhého časového obvodu T. jednoho časového členu T,, který představuje shodně druhy výstup tohoto časového členu je spojen s druhým vstupem ag jedné vstupní paměti A tak, že je spojen s druhým elementárním vstupem ²a₂ tohoto druhého vstupu a₂, s druhým vstupem c₂ rozdělovači paměti C tak, že je spojen s druhým elementárním vstupem ²0g tohoto druhého vstupu Cg, popřípadě s jedním vstupem p^ uzávěry D tak, že je spojen s druhým elementárním vstupem ²pj tohoto jednoho vstupu Pj^-jednoho předřadného logického obvodu £,· ^—

Jeden výstup druhé vstupní paměti B je spojen se vstupem ¹hg druhého hradla Hg, jehož výstup je spojen s druhým vstupem uzávěry D tak, že je spojen s jedním vstupem ¹p~druhého předřadného logického obvodu Pg.

Druhý výstup uzávěry D je spojen se vstupem druhého časového členu Ί' tak, že je spo1 __é jen se vstupem třetího časového obvodu Tg druhého časového členu Tg, jehož jeden výstup je spojen s druhým výstupem řídicího obvodu.

Výstup čtvrtého časového obvodu 1' druhého časového členu T_o, který představuje shod2 _á —á ně druhy výstup T_o tohoto .časového členu T„,je spojen s druhým vstupem b„ druhé vstupní _é. —ě. 2 — paměti B tak, že je spojen s druhým elementárním vstupem bg tohoto druhého vstupu b₂, s jedním vstupem c. rozdělovači paměti C tak, že je spojen s druhým elementárním vstupem o _i.

cj tohoto jednoho vstupu , popřípadě s druhým vstupem p₂ uzávěry D tak, že je spojen s druhým elementárním vstupem ²pg tohoto druhého vstupu p”druhého předřadného logického obvodu Pg.

Další spojení rozdělovači paměti C je takové, že jeden výstup této rozdělovači paměti C je spojen s řídicím vstupem jednoho hradla H_] tak, že je spojen s druhým elementárním vstupem ²h, jednoho hradla Hj, druhý výstup této rozdělovači paměti C je spojen s řídicím vstupem „ druhého hradla H„ tak, že je spojen s druhým elementárním vstupem ²h~ druhého hradla H,

2‘

Funkce řídicího obvodu v dalším příkladném provedení podle obr. 3 je taková, že jeden iniciační signál, s výhodou signál zvoleně jedničkové úrovně, na jednom vstupu ft řídicího obvodu, tedy na jednom vstupu a₁ jedné vstupní paměti A způsobuje zápis do této vstupní paměti A tak, že na druhém výstupu vzniká jedničkový signál. Na jednom výstupu vzniká současně inverzní signál, tedy nulový signál, který přichází zároveň na jeden vstup ¹h, jednoho hradla H_] .

Vzhledem k druhu použitého obvodu ANI přechází tento nulový signál na výstup tohoto hradla H₁ tehdy, jestliže rozdělovači pamět C je v takovém stavu, že na druhém výstupu je jedničkový signál a na jednom výstupu je nulový signál, který je takto zároveň na druhém vstupu h_; hradla Hj.

Takto vzniklý jedničkový signál přechází zároveň na jeden vstup ¹Pj , na výstupu jednoho předřadného logického obvodu vzniká nulový signál. Vzhledem k použité zpětné vazbě mezi jedním logickým obvodem R₁ a druhým logickým obvodem Rg uzávěry způsobuje jedničkový signál na výstupu druhého předřadného logického obvodu Dg, tedy na druhém vstupu ²rg druhého logického obvodu Rg překlopení do takového stavu, že na výstupu jednoho logického obvodu Rj je jedničkový signál a na výstupu druhého logického obvodu Rg je nulový signál.

12

Předpokládá se taková funkce použitých časových obvodů , Tp T?, Tg’ %^{e vzník} jedničkového signálu na vstupu způsobuje vznik jedničkového impulsu na výstupu.

Vzhledem k této vlastnosti použitých časových obvodů a vzhledem k propojení přes obvody logické inverze Sj , Sg, vzniká na jednom výstupu jednoho časového obvodu ¹Tj, a tedy i na jednom výstupu řídícího obvodu, jedničkový impuslní signál, který představuje jeden řídicí signál, v okamžiku jeho zániku vzniká na druhém výstupu druhého časového obvodu jedničkový impulsní, signál, který představuje jeden vedlejší řídicí signál. Účinek těchto signálů je shodný s funkcí v obecném příkladném provedení podle obr. 2.

Druhý iniciační signál, s výhodou signál zvolené jedničkové úrovně, na druhém vstupu ji řídicího obvodu, tedy na jednom vstupu b^ druhé vstupní paměti B způsobuje zápis do této vstupní paměti B tak, že'na druhém výstupu vzniká jedničkový signál. Na jednom výstupu vzniká současně inverzní signál, tedy nulový signál, který přichází zároveň na jeden vstup J i hg druhého hradla Hg.

Vzhledem k druhu použitého obvodu ANI přechází tento nulový signál na výstup tohoto ; hradla H až po překlopení rozdělovači paměti C jedním vedlejším řídicím signálem z výstu—fe o pu druhého časového obvodu jednoho časového členu Tj. Přechod signálu přes druhý logický obvod R. uzávěry D se však děje až po případném zániku jednoho vedlejšího řídicího signá_£ 2 lu na výstupu druhého časového obvodu T^ jednoho časového členu .

Další tok signálů přes druhé hradlo Hg, přes druhý předřadný logický. obvod Pg, přes druhý logický obvod R_o, jakož i vznik druhého řídicího signálu na výstupu třetího časového 1 fe obvodu Tg druhého časového členu Tg, vznik druhého vedlejšího řídicího signálu na výstupu čtvrtého časového obvodu ^Tg druhého časového členu Tg je vzhledem k symetrické skladbě jednoho signálového kanálu a druhého signálového kanálu již zcela obdobný.

Další použití zapojení logické sítě podle vynálezu je takové, že řídicí obvod, a sice jeden signálový kanál, druhý signálový kanál se doplní o další návazné časové členy. Místo řídicích signálů a vedlejších řídicích signálů vznikají pak časové posloupnosti několika řídicích signálů s odstupňovaným účinkem, vhodné zejména v aplikacích na řízení výrobních procesů.

Počet a druh obvodů v jedné soustavě vstupnních obvodů, v druhé soustavě pamětových obvodů, v další soustavě výstupních obvodů se řídí druhem a počtem signálů vstupní informace, tedy v závislosti na druhu řídicí soustavy úseku výrobní linky. Všeobecně indexy pořadí, Κ, Μ, N, vyjadřující počet obvodů,jsou nestejná čísla.

Vstupní informace pro uložení a odběr může být vyjádřena pomocí kódu 1 z K, popřípadě jako kombinace = počtu K kódových složek a podobně.

Vzhledem k vícenásobným vstupům použitých logických obvodů se využije neobsazených vstupů s výhodou pro určování počátečního stavu, pro další přídavné vazby při použití zapojení logické sítě podle vynálezu v rozsáhlé řídicí soustavě, například řídicí soustava výrobního procesu a podobně.

Uplatnění zapojení logické sítě podle vynálezu je zejména v oblasti syntézy složitých j logických obvodů řídicích soustav. Bezprostřední, a zcela konkrétní uplatnění je například ve výrobních linkách s přerušovaným charakterem výroby a s nestejným taktem postupu výrobků.

Předností tohoto uplatnění je zejména jednoduchost, přehlednost a snadná realizovatel» nost příslušné logické sítě.

Claims (2)

1. PŘEDMĚT VYNÁLEZU

   1. Zapojení logické sítě pro uložení a odběr informace, zejména informace vyjádřené ve tvaru logických signálů, složené z jedné soustavy vstupních obvodů například vazebníků čidel, z druhé soustavy pamětových obvodů, z další soustavy výstupních obvodů například koncových zesilovacích členů, a z řídicího obvodu složeného z logických obvodů, vyznačené tím, že výstup jednoho vstupního obvodu (X₁) je spojen s jedním vstupem (¹y1) jednoho paměťového obvodu (y(), jehož výstup je spojen s jedním vstupem ('z^ jednoho výstupního obvodu (zp, výstup druhého vstupního obvodu (Xg) je spojen s jedním vstupem (¹y2) druhého pamětováho obvodu (Yg) , jehož výstup je spojen s jedním vstupem (’zg) druhého výstupního obvodu (Zg), výstup třetího vstupního obvodu (Xp je spojen s jedním vstupem (^!y^) třetího paměťového obvodu (Y^), jehož výstup je spojen s jedním vstupem (¹) třetího výstupního obvodu (Z^), popřípadě výstup případného dalšího vstupního obvodu (X^) je spojen s jedním vstupem ('y^) případného dalšího paměťového obvodu (Υ^), jehož výstup je spojen s jedním vstupem ('z^) případného dalšího výstupního obvodu (Z^), přičemž druhý vstup (²y,) jednoho pamětového obvodu (Y,), druhý vstup (²yg) druhého pamětového obvodu (Yg), druhý vstup (²yp třetího pamětového obvodu (Yp , popřípadě druhý vstup (²yp případného dalšího pamětového obvodu (Y^) jsou spojeny v jednom uzlu ($) spojeném s jedním vstupem ( fj) řídicího obvodu, druhý vstup (²z,) jednoho výstupního obvodu (zp, druhý vstup (²Zg) druhého výstupního obvodu (Z,), druhý vstup (²z,) třetího výstupního obvodu (Z-.), popřípadě druhý vstup ( z^) případného dalšího výstupního obvodu (zp jsou spojeny v jednom uzlu (#) spojeném s druhým výstupem (Tg) tohoto řídicího obvodu, složeného z jedné vstupní paměti (A), jejíž výstup je spojen se vstupem (hj) jednoho hradla (Hj), jehož výstup je spojen s jedním vstupem (d^) uzávěry (D) a jehož řídicí vstup (^) je spojen s jedním výstupem (0^) rozdělovači paměti (C), a složeného z druhé vstupní paměti (B), jejíž výstup je spojen se vstupem (hg) druhého hradla (Hg), jehož výstup je spojen s druhým vstupem (dg) uzávěry (D) a jehož řídicí vstup (#g) je spojen s druhým výstupem rozdělovači paměti (C), přičemž jeden výstup (D,) uzávěry (D) je spojen se vstupem jednoho časového členu (Tj), jehož jeden výstup (¹ Tj) je spojen s jedním výstupem (£,) řídicího obvodu, a druhý výstup (²T,) tohoto časového členu (Tj) je spojen s druhým vstupem (ag) jedné vstupní paměti (A), je spojen s jedním vstupem (c^) rozdělovači paměti (C), popřípadě je dále spojen s jedním vstupem (d^) uzávěry (D), druhý výstup (Dg) uzávěry (D) je spojen se vstupem druhého časového členu (lg), jehož jeden výstup ('lg) je spojen s druhým výstupem (9j>) řídicího obvodu, a druhý výstup (²Tg) tohoto časového členu (Tg) je spojen s druhým vstupem (bg) druhé, vstupní paměti (B), je spojen s druhým vstupem (cg) rozdělovači paměti (C), popřípadě je dále spojen s druhým vstupem (dg) uzávěry (D).
2. 2. Zapojení podle bodu 1, vyznačené tím, že jeden časový člen (T.) se skládá z jedno1 2 ho časového obvodu ( T,) a z druhého časového obvodu ( T,), propojených přes jeden obvod ' · · ¹ 1 logické inverze (S,)_řpřičemž výstup jedpoho časového obvodu ( T^jje spojen se vstupem tohoto obvodu logické inverze (S.), jehož výstup je spojen se vstupem druhého časového obvodu ( Tj), druhý časový člen (Tg) se skládá z třetího časového obvodu (Tg) a ze čtvrtého časového obvodu'(²T^), propojených přes druhý obvod logické inverze (Sg), přičemž výstup třetího časového obvodu ('lg) je spojen se vstupem (sg) tohoto obvodu logické inverze (Sg), jehož výstup je spojen se vstupem čtvrtého časového obvodu (²T„), přičemž výstup jednoho

   1 4P“ časového obvodu ( Tj) je dále spojen s jedním výstupem (Tj) řídicího obvodu, a výstup třetího časového obvodu ('Tg) je dále spojen s druhým výstupem (T,) řídicího obvodu.