CS210762B1 - Logical network wiring to store and receive information - Google Patents
Logical network wiring to store and receive information Download PDFInfo
- Publication number
- CS210762B1 CS210762B1 CS290575A CS290575A CS210762B1 CS 210762 B1 CS210762 B1 CS 210762B1 CS 290575 A CS290575 A CS 290575A CS 290575 A CS290575 A CS 290575A CS 210762 B1 CS210762 B1 CS 210762B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- circuit
- memory
- logic
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Abstract
Vynález se týká oboru logických sítí k uložení a odběru informace a řeší uložení vstupní informace v podobě logických signálů zápisem do paměťových obvodů, a dále její odběr, zejména čtení, popřípadě čtení spojené s dalším přenosem této vsťupní informace. Podstata vynálezu spočívá v nové .kombinaci logických obvodů do jednoúčelové logické sítě s tzv. pevne zadrátovanou logikou. Vynálezu může být účelně využito v aplikaci na přenos informací ve výrobní lince. Jednalo by se o řízený tok informací, doprovázejících výrobní kus při jeho postupu zvoleným úsekem, popřípadě zvolenými pracovními místy výrobní linky, a to s přesnou návaznosti na postup tohoto kusu s plným respektováním všech provozních odchylek od pravidelného postupu jednotlivých kusů.The invention relates to the field of logic networks for storing and retrieving information and solves the storage of input information in the form of logical signals by writing into memory circuits, and then its retrieval, in particular reading, or reading associated with further transmission of this input information. The essence of the invention lies in a new combination of logic circuits into a single-purpose logic network with so-called hard-wired logic. The invention can be effectively used in an application for information transmission in a production line. This would be a controlled flow of information accompanying a production piece during its progress through a selected section, or selected workstations of the production line, with precise continuity with the progress of this piece with full respect for all operational deviations from the regular progress of individual pieces.
Description
Předmětem vynálezu je zapojení logické sítě pro uložení a odběr informace, které řeší uložení vstupní informace, vyjádřené zejména ve tvaru logických signálů, a to jako zápis do paměťových obvodů, a dále její odběr, zejména čtení, popřípadě čtení spojené s dalším přenosem této vstupní informace.It is an object of the invention to connect a logical network for storing and receiving information, which solves the storage of input information, expressed in particular in the form of logical signals, as writing to memory circuits, and its collection, in particular reading or reading associated with further transmission of this input information. .
V oblasti logických sítí jsou známá pamětová zapojení, která umožňují zápis logických signálů, popřípadě zápis posloupnosti logických signálů nebo zápis posloupnosti kombinací logických signálů. Uvedená zapojení umožňují zpravidla postupný přenos takto zapsaných logických signálů do dalších v pořadí toku signálů paměťových obvodů, označovaná jako registr, posuvný registr, střádací registr a podobně. V aplikacích na výrobní linky se jedná o velmi výhodná zapojení pro záznam a přenos informací, týkajících se zpracovávaného výrobku a podobně.In the field of logical networks, memory circuits are known which enable the logical signals to be written, respectively the logical signal sequence or the logical signal sequence to be written. Said connections generally permit the sequential transmission of the logic signals thus written to others in the order of the signal circuits of the memory circuits, referred to as register, shift register, storage register and the like. In production line applications, these are very convenient circuits for recording and transmitting information relating to the product being processed and the like.
B Nevýhodou známých zapojení je skutečnost, že umožňují přenos informací spřažený a sladěný s výrobním postupem pouze při zcela pravidelném průběhu této výroby. Tak například při postupu výrobku přes zvolený úsek výrobní linky se při vstupu výrobku do tohoto úseku zapisují vstupní informace, týkající se tohoto výrobku do paměťových obvodů, při výstupu B The disadvantage of known circuits is that they allow the transmission of information coupled and matched to the production process only when the production is regularly carried out. For example, when a product travels through a selected section of a production line, when the product enters the section, input information relating to that product to the memory circuits is written as it exits
-< výrobku z tohoto úseku se odebírají příslušné informace, například čtením, a přenášejí se do dalších obvodů, shodně s postupem výrobku jednotlivými úseky, popřípadě jednotlivými pracovními místy výrobní linky.The relevant information is taken from this section, for example by reading, and transferred to other circuits, in accordance with the product flow by individual sections or individual workplaces of the production line.
V reálných výrobních linkách, například s přerušovaným charakterem výroby však známá zapojení selhávají, například tam, kde přes zvolený úsek výrobní linky nepostupuje současně stejný počet výrobků a kde časový okamžik vstupu výrobku do tohoto úseku a časový okamžik výstupu dřívějšího výrobku nejsou zcela pravidelné.However, in real production lines, for example with intermittent production patterns, known wiring fails, for example where the same number of products does not pass through the selected section of the production line and where the time of entry of the product into this section and the time of exit of the previous product are not quite regular.
Tyto nevýhody odstraňuje zapojení logické sítě složené z jedné soustavy vstupních obvodů například vazebniků čidel, z druhé soustavy paměťových obvodů, z další soustavy výstupních obvodů například koncových zesilovacích členů, a z řídicího obvodu složeného z logických obvodů podle vynálezu, jehož podstata spočívá v tom, že výstup jednoho vstupního obvodu je spojen s jedním vstupem jednoho paměťového obvodu, jehož výstup je spojen s jedním vstupem jednoho výstupního obrodu, výstup druhého vstupního obvodu je spojen s jedním vstupem druhého paměťového obvodu, jehož výstup je spojen s jedním vstupem druhého výstupního obvodu, výstup třetího vstupního obvodu je spojen s jedním vstupem třetího paměťového obvodu, jehož výstup je spojen s jedním vstupem třetího výstupního obvodu, popřípadě výstup případného dalšího vstupního obvodu je spojen s jedním vstupem případného dalšího paměťového obvodu, jehož výstup je spojen s jedním vstupem případného dalšího výstupního obvodu, přičemž druhý vstup jednoho pamětového obvodu, druhý vstup druhého pamětového obvodu, druhý vstup třetího pamětového obvodu, popřípadě druhý vstup případného dalšího pamětového obvodu jsou spojeny v jednom uzlu spojeném s jedním výstupem řídicího obvodu, druhý vstup jednoho výstupního obvodu, druhý vstup druhého výstupního obvodu, druhý vstup třetího výstupního obvodu, popřípadě druhý vstup případného dalšího výstupního obvodu jsou spojeny v jednom uzlu spojeném s druhým výstupem tohoto řídicího obvodu, složeného z jedné vstupní paměti, jejíž výstup je spojen se vstupem jednoho hradla, jehož výstup je spojen s jedním vstupem uzávěry a jehož řídicí vstup je spojen s jedním výstupem rozdělovači paměti a složeného z druhé vstupní paměti, jejíž výstup je spojen se vstupem druhého hradla, jehož výstup je spojen s druhým vstupem uzávěry a jehož řídicí vstup je spojen s druhým výstupem rozdělovači paměti, přičemž jeden výstup uzávěry je spojen se vstupem jednoho časového členu, jehož jew den výstup je spojen s jedním výstupem řídicího obvodu, a druhý výstup tohoto časového členu je spojen s druhým vstupem jedné vstupní paměti, je spojen s jedním vstupem rozdělovači paměti, popřípadě je dále spojen s jedním vstupem uzávěry, druhý výstup uzávěry je spojen se vstupem druhého časového členu, jehož jeden výstup je spojen s druhým výstupem řídiciho obvodu, a druhý výstup tohoto časového členu je spojen s druhým vstupem druhé vstupní paměti, je spojen s druhým vstupem rozdělovači paměti, popřípadě je dále spojen s druhým vstupem uzávěry.These drawbacks are eliminated by the connection of a logic network composed of one set of input circuits, for example, the sensor couplers, a second set of memory circuits, another set of output circuits, for example terminal amplifiers, and a control circuit composed of logic circuits according to the invention. one input circuit is connected to one input of one memory circuit, the output of which is connected to one input of one output circuit, the output of the second input circuit is connected to one input of the second memory circuit, output of which is connected to one input of the second output circuit, circuit is connected to one input of the third memory circuit, the output of which is connected to one input of the third output circuit, eventually the output of any other input circuit is connected to one water, the output of which is connected to one input of an optional additional output circuit, the second input of one memory circuit, the second input of the second memory circuit, the second input of the third memory circuit, or the second input of the optional additional memory circuit connected at one node connected to one output of the control the second input of one output circuit, the second input of the second output circuit, the second input of the third output circuit, or the second input of any other output circuit are connected at one node connected to the second output of this control circuit composed of one input memory whose output is connected with an input of one gate whose output is connected to one input of the shutter and whose control input is connected to one output of a partition memory and composed of a second input memory whose output is connected to the input of the second gate whose output is with coupled to a second shutter input and whose control input is coupled to a second partition memory output, wherein one shutter output is coupled to the input of one timing member whose w day output is coupled to one output of the control circuit, and the other output of this timing member is coupled with a second input of one input memory, it is connected to one input of the partition memory, or is further connected to one input of the shutter, the second output of the shutter is connected to the input of a second timing member, one output of which is connected to the other output of the control circuit; the timing member is connected to the second input of the second input memory, is connected to the second input of the partition memory, or is further connected to the second input of the closure.
Jeden časový člen se skládá z jednoho časového obvodu a z druhého časového obvodu, propojených pres jeden obvod logické inverze, přičemž výstup jednoho časového obvodu je spojen se vstupem tohoto obvodu logické inverze, jehož výstup je spojen se vstupem druhého časového obvodu, druhý časový člen se skládá z třetího časového obvodu a ze čtvrtého časového obvodu, propojených přes druhý obvod logické inverze, přičemž výstup třetího časového obvodu je spojen se vstupem tohoto obvodu logické inverze, jehož výstup je spojen se vstupem čtvrtého časového obvodu, přičemž výstup jednoho časového obvodu je dále spojen s jedním výstupem řídicího obvodu, a výstup třetího časového obvodu je dále spojen s druhým výstupem řídicího obvodu.One timing element consists of one timing circuit and the other timing circuit connected through one logic inversion circuit, the output of one timing circuit being connected to the input of that logic inversion circuit, the output of which is connected to the input of the other timing circuit, the other timing element consists of a third timing circuit and a fourth timing circuit connected through a second logic inverse circuit, the output of the third timing circuit being connected to an input of the logic inversion circuit, the output of which is connected to an input of the fourth timing circuit, the output of one timing circuit being further coupled to one output of the control circuit, and the output of the third time circuit is further coupled to the second output of the control circuit.
Předností zapojení logické sítě podle vynálezu je skutečnost, že umožňuje uložení' vstupní informace, vyjádřené ve tvaru logických signálů a její odběr, spojený s případným dalším přenosem, kteréžto uložení a odběr je určováno iniciačními signály na vstupech řídicího obvodu a časově vymezeno pomocí výstupních signálů řídicího obvodu. t The advantage of the connection of the logical network according to the invention is that it enables storing of input information expressed in the form of logical signals and its consumption connected with possible further transmission, which storing and consumption is determined by initiation signals at the inputs of the control circuit and timed by output signals circuit. t
V aplikaci na přenos informaci ve výrobní lince se jedná o řízený tok informací, doprovázejících výrobek při jeho postupu zvoleným úsekem, popřípadě zvolenými pracovními místy výrobní linky, a to s přesnou návazností na postup výrobku s plným respektováním 1 všech provozních odchylek od pravidelného postupu těchto výrobků.In the application for the transfer of information in the production line is a controlled flow of information accompanying the product when the process the selected portion or selected jobs production line, with its connection to process the product with full respect for one all operational deviations from the regular process of these products .
Tyto přednosti jsou výsledkem zejména účinné koordinace řídicích signálů vznikajících v řídicím obvodu na základě vstupních signálů pro vyvolání zápisu,popřípadě uložení informace a na základě vstupních signálů pro vyvolání čtení, popřípadě odběru informace spojené s případným dalším přenosem.These advantages are in particular due to the effective coordination of the control signals generated in the control circuit on the basis of the input signals for the write-in or the write-up of the information and the input signals for the start-up or the read-out.
Zapojení logické sítě podle vynálezu je v příkladném provedení znázorněno na přiložených výkresech, kde na obr. 1 je znázorněna obecná strukturní skladba vstupních obvodů, pamětových obvodů a výstupních obvodů, na obr. 2 je znázorněno blokové zapojení konkrétního provedení obvodů, a na obr. 3 je znázorněno podrobné zapojení těchto obvodů.The wiring of the logical network according to the invention is illustrated by way of example in the accompanying drawings, in which Fig. 1 shows the general structure of input circuits, memory circuits and output circuits, Fig. 2 shows a block circuit of a particular circuit design, and Fig. 3 a detailed connection of these circuits is shown.
Na obr. 1 je znázorněna jedna soustava vstupních obvodů, složena z jednoho vstupního obvodu X,, z druhého vstupního obvodu Xg, z třetího vstupního obvodu Xj, popřípadě z dalšího vstupního obvodu Xj,, je · znázorněna druhá soustava pamětových obvodů, složená z jednoho pamětového obvodu Y,, z druhého pamětového obvodu Yg, z třetího pamětového obvodu Y^, popřípadě z dalšího pamětového obvodu YM, a dále je znázorněna další soustava výstupních obvodů, složená z jednoho výstupního obvodu Z,, z druhého výstupního obvodu Zg, z třetího výstupního obvodu Z^, popřípadě z dalšího výstupního obvodu ZN·Figure 1 shows one set of input circuits, consisting of one input circuit X ', the second input circuit Xg, a third input circuit Xj, or another input circuit Xj', a second set of memory circuits consisting of one input circuit; a memory circuit Y1, a second memory circuit Yg, a third memory circuit Y4, or another memory circuit Y M , and a further set of output circuits composed of one output circuit Z1 of the second output circuit Zg, of the third output circuit Z ^, or from another output circuit Z N ·
Spojení vstupních obvodů, pamětových obvodů a výstupních obvodů je takové, že výstupy vstupních obvodů jsou spojeny shodně se vstupy pamětových obvodů, a výstupy pamětových obvodů jsou spojeny shodně se vstupy výstupních obvodů, přičemž vstupy vstupních obvodů představují shodně vstupy zapojení logické sítě a výstupy výstupních obvodů představují shodně výstupy zapojení logické sítě podle vynálezu.The connection of the input circuits, the memory circuits and the output circuits is such that the outputs of the input circuits are coincident with the inputs of the memory circuits, and the outputs of the memory circuits are coincident with the inputs of the output circuits. correspondingly represent the outputs of the logical network according to the invention.
Výstup jednoho vstupního obvodu X^ je spojen s jedním vstupem ’y^ jednoho pamětového obvodu Y,, jehož výstup je spojen s jedním vstupem *z^ jednoho výstupního obvodu Z, , přičemž jeden vstup x^ jednoho vstupního obvodu Xj představuje shodně jeden vstup zapojení logické sítě, a výstup jednoho výstupního obvodu Zj představuje zároveň jeden výstup V, tohoto zapojení logické sítě. *The output of one input circuit X ^ is connected to one input 'y ^ of one memory circuit Y, the output of which is connected to one input * of ^ one output circuit Z, where one input x ^ of one input circuit Xj represents one input circuit logic network, and the output of one output circuit Zj simultaneously represents one output V of this logic network connection. *
Výstup druhého vstupního obvodu Xg je spojen s jedním vstupem 'y2 druhého pamětového obvodu Y.,, jehož výstup je spojen s jedním vstupem 'z_ druhého výstupního obvodu Z„, při—4 i ... & i »£ , čemž jeden vstup Xg druhého vstupního obvodu Xg představuje shodně druhý vstup Xg zápoje- * ní logické sítě, a výstup druhého výstupního obvodu Zg představuje zároveň druhý výstup tohoto zapojení logické sítě.The output of the second input circuit Xg is connected to the input 'y 2 of the second memory circuit Y. ,, whose output is connected to one input of' Z_ second output circuit Z 'at 4 i ... i & »£, wherein one input Xg of the second input circuit Xg equally represents the second input Xg of the logical network connection, and the output of the second output circuit Zg is simultaneously the second output of this logical network connection.
Vystup třetího vstupního obvodu X, je spojen s jedním vstupem 'y. třetího pamětovéhoThe output of the third input circuit X is connected to one input y. third memory
..,3. i __3 obvodu Y,,, jehož výstup je spojen s jedním vstupem z, třetího výstupního obvodu Z,, přičemž jeden vstup x-^ třetího vstupního obvodu Xj představuje shodně třetí vstup x^ zapojení logické sítě, a výstup třetího výstupního obvodu Z^ představuje zároveň třetí výstup V-, tohoto zapojení logické sítě..., 3. 3 of circuit Y1, the output of which is connected to one input z, of the third output circuit Z, wherein one input x- ^ of the third input circuit Xj is identically the third input x ^ of the logic network connection, and the output of the third output circuit Z ^ at the same time the third output of V-, this logical network connection.
iand
Výstup případného dalšího vstupního obvodu XK je spojen s jedním vstupem yM případného dalšího pamětového obvodu YM, jehož výstup je~špojen s jedním vstupem 1ZN případného dalšího výstupního obvodu ZN;~přičemž jeden vstup 'xK případného dalšího vstupního obvodu XK představuje shodně případný další vstup ’xK zapojení logické sítě, a výstup případného dalšího výstupního obvodu Z^ představuje zároveň případný další výstup VM tohoto zapojení logické sítě.The output of any further input circuit X K is connected to one input y M any further memory circuit Y M, the output-connected to the input 1 from N possible further output circuit Z N ~ wherein one input is' x for any further input circuit X K equally represents the optional additional input x K for the logical network connection, and the output of an optional additional output circuit Z ^ also represents the optional additional output V M of this logical network connection.
pp
Jeden řídicí vstup í zapojení logické sítě je s výhodou spojen s druhým vstupem Xj jednoho vstupního obvodu X,, s druhým vstupem ^x^ druhého vstupního obvodu Xg, s druhým vstupem 2x^ třetího vstupního obvodu Xj, popřípadě s druhým vstupem 2xK případného dalšího vstupního obvodu X^.Preferably, one logic network control input 1 is coupled to a second input Xj of one input circuit X1, a second input ^ x ^ of the second input circuit Xg, a second input 2 x ^ of the third input circuit Xj, or a second input 2 x K any additional input circuit X1.
Druhý řídicí vstup 2 zapojení logické sítě je s' výhodou spojen s druhým vstupem y1 jednoho pamětového obvodu Y], s druhým vstupem 2y2 druhého pamětového obvodu Yg, s druhým vstupem 2y^ třetího pamětového obvodu Y^, popřípadě s druhým vstupem 2yM případného dalšího pamětového obvodu Y^.The second logical network wiring control input 2 is preferably connected to the second input y 1 of one memory circuit 1 , to the second input 2 y2 of the second memory circuit Yg, to the second input 2 y 2 of the third memory circuit Y 1, or to the second input 2. yM of any additional memory circuit Y1.
, 2, 2
Další řídicí vstup & zapojení logické sítě je s výhodou spojen s druhým vstupem z^ jednoho výstupního obvodu Z; , s druhým vstupem 2Zg druhého výstupního obvodu Z2 s druhým vstupem 2z třetího výstupního obvodu Z , popřípadě s druhým vstupem 2zK případného dalšího výstupního obvodu ZN> Preferably, the other control input & logic network connection is coupled to a second input from one output circuit Z ; , with a second input 2 Zg of a second output circuit Z2 with a second input 2 of a third output circuit Z, optionally with a second input 2 of K a possible further output circuit Z N>
Na obr. 2 je v příkladném'provedení znázorněn řídicí obvod zapojení logické sítě složený z jedné vstupní paměti A s jedním vstupem a^, s druhým vstupem a2, s výstupem spojeným se vstupem hj jednoho hradle Hj , přičemž jeden vstup «« tohoto řídicího obvodu je spojen s jedním vstupem a^ této jedné vštupní paměti A, z druhé vstupní paměti B s jedním vstupem bj, s druhým vstupem b2, s výstupem spojeným se vstupem h2 druhého hradla Hg, přičemž druhý vstup £ tohoto řídicího obvodu je spojen s druhým vstupem bg této druhé vstupní paměti B, z rozdělovači paměti C s jedním vstupem C|, druhým vstupem Cg, s jedním výstupm Cj spojeným s řídicím vstupem X, jednoho hradla H1, s druhým výstupem Cg spojeným s řídicím vstupem ^g druhého hradla Hg”z uzávěry D s jedním vstupem dj , který je vícenásobný a je složený z jednoho elementárního vstupu 'd,, popřípadě druhého elementárního vstupu 2dp s druhým vstupem dg, který je vícenásobný a je složený z jednoho elementárního vstupu ’dg, popřípadě z druhého elementárního vstupu 2dg, s jedním výstupem D, spojeným se vstupem jednoho časového členu Tp jehož jeden výstup 1je spojen s jedním výstupem řídicího obvodu, s druhým výstupem Dg spojeným se vstupem druhého časového členu Tg, jehož jeden výstup 'Tg je spojen s druhým výstupm řídicího obvodu^ přičemž druhý výstup 2T, jednoho časového členu ’Γj je spojen s druhým vstupem ag jedné vstupní paměti A, s jedním vstupem rozdělovači paměti C, popřípadě s druhým elementárním vstupem 2d. jednoho vstupu d. uzávěry D, i —L —L jehož jeden elementární vstup d^ je spojen s výstupem jednoho hradla Η,, a obdobně druhy výstup 2T„ druhého časového členu T je spojen s jedním vstupem b, druhé vstupní paměti B, _& _& —L 2 s druhým vstupem Cg rozdělovači paměti C, popřípadě s druhým elementárním vstupem dg druhého vstupu dg uzávěry D, jehož jeden elementární vstup 1dg je spojen s výstupem Hg druhého hradla Hg.FIG. 2 illustrates an exemplary embodiment of a logic network control circuit comprising one input memory A with one input α 1, a second input a 2 , an output associated with an input hj of one gate Hj, one input «of this control. is connected to one input a of this input memory A, from the second input memory B to one input bj, to the other input b 2 , to the output connected to input h 2 of the second gate Hg, the other input 6 of this control circuit being connected the second inlet of the BG of the second input buffer B, a manifold memory C to one input C |, a second inlet Cg, with one output Cj connected to the control input x, one gate H 1, a second output Cg connected to a control input .mu.g second gate Hg ”from closure D with one inlet dj, which is multiple and is composed of one elementary inlet 'd' or the second elementary inlet 2 dp with the other in step dg, which is multiple and consists of one elementary input 'dg, or another elementary input 2 dg, with one output D connected to the input of one time element Tp, one output 1 of which is connected to one output of the control circuit, the other an output Dg coupled to an input of a second timing element Tg, one output 'Tg of which is connected to a second output of the control circuit 4, the other output 2 T of one timing element Γj being connected to a second input g of one input memory A, C, optionally with the second elementary input 2 d. Of one input d. Of the closure D, i - L - L whose one elementary input d ^ is connected to the output of one gate Η "and similarly the other output 2 T" of the second time member T is connected with one input b, the second input memory B, _ & _ & —L 2 with the second input Cg of the partition memory C, optionally with the second elementary input dg d The first inlet dg of the closure D, whose elementary inlet 1 dg is connected to the outlet Hg of the second gate Hg.
Na obr. 2 je dále vyznačen šipkami směr toku logických signálů vždy z příslušného výstupu na připojené vstupy logických obvodů.In FIG. 2, the arrows indicate the flow direction of the logic signals from the respective output to the connected logic circuit inputs.
V příkladném provedení se předpokládá spojení výstupů řídicího obvodu s řídicími vstupy jedné soustavy vstupních obvodů, druhé soustavy pamětových obvodů, další soustavy -výstup210762 nich obvodů, s výhodou tak, že jeden výstup řídicího obvodu je spojen s druhým řídicím vstupem «I druhé soustavy paměťových obvodů, druhý výstup C, řídicího obvodu je spojen s dalším řídicím vstupem A? další soustavy výstupních obvoďň.In an exemplary embodiment, the control circuit outputs are coupled to the control inputs of one set of input circuits, the other a set of memory circuits, another set of output circuits, preferably one output of the control circuit is coupled to the other control input I of the other set of memory circuits. , the second output C of the control circuit is connected to another control input A? other systems of output burdens.
Funkce logické sítě podle vynálezu je taková, že vstupní informace zachycená ve vstupních obvodech se ukládá do pamětových obvodů, a případně dále odebírá přenosem do výstupních obvodů, pomocí iniciačních signálů na vstupech vyvolávajících řídicí signály na výstupech řídicího obvodu, a to v předem nebo průběžně určených časových okamžicích.The function of the logical network according to the invention is such that the input information captured in the input circuits is stored in the memory circuits and optionally further retrieved by transmission to the output circuits, by means of initiation signals at the inputs generating control signals at the control circuit outputs. time moments.
Vstupní obvody Xj, X2, L· ... Xk představují libovolné prvky vhodné jako nositelé vstupní informace, zejména informace diskrétní, například čidla přítomnosti materiálu, pomocná relé, přepínače, logické obvody, na jejichž výstupech jsou diskrétní signály, například ve tvaru elektrických napětí nulové a jedničkové logické úrovně a podobně.The input circuits Xj, X 2 , L · ... Xk represent any elements suitable as carriers of input information, in particular discrete information such as material presence sensors, auxiliary relays, switches, logic circuits, which output discrete signals such as electrical zero and one logic voltage levels and the like.
Jeden řídicí vstup £ představuje vstup pro vymezení časového okamžiku pro identifikaci vstupní informace popřípadě určujícího výběr vstupní informace z množiny vstupních informací, a sice uložení do paměťových obvodů Yj , Y^, 5.....Yy, a to signálem zvolené nulové nebo jedničkové logické úrovně, s výhodou~sigňálem impulsním.One control input 8 represents an input for defining a time point for identifying input information or determining the selection of input information from a plurality of input information, namely, storing in the memory circuits Y1, Y1, 5 ..... Yy by a selected zero or one signal. logic levels, preferably with an impulse signal.
Při použiti logických obvodů, zejména obvodů kombinačních jakožto nositele vstupní informace způsobuje signál zvolené nulové jedničkové logické úrovně na jednom řídicím vstu2 2 2 2 pu J, tedy na druhém vstupu x, , x0, x,, ..., x„ otevření průchodu těchto vstupních ob1 4 i —~ i —4 i —— vodů vždy z jednoho vstupu x^, x2, x3, ..., xR na příslušný výstup.When using logic circuits, especially combinational circuits, as a carrier of input information, the selected zero one logic level signal at one control input 22 2 pu J, i.e. at the other input x,, x 0 , x ,, ..., x "opens the passage These inputs are always from one input x ^, x 2 , x 3 , ..., x R to the respective output.
Při použití pamětových prvků jakožto nositele vstupní informace způsobuje signál zvolené nulové nebo jedničkové logické úrovně na jednom řídicím vstupu X, tedy na druhém vstu2 2 2 2 1111 pu x,, x2, x3, ..., xK znamená signálů na jednom vstupu x1, x2, x^, . f., xK do pamětových prvků těchto vstupních obvodů Xp X2, X^, ..., Xj..When using memory elements as a carrier of input information, the selected zero or one logic level signal at one control input X, i.e., at the other input, causes 2 2 2 1111 pu x ,, x 2 , x 3 , ..., x K to indicate signals on one input x 1 , x 2 , x ^,. f ., x K to the memory elements of these input circuits Xp X 2 , X ^, ..., Xj ..
V časovém okamžiku určujícím uložení vstupní informace způsobuje signál zvolené nulové nebo jedničkové logické úrovně, s výhodou signál impulsní, a sice na druhém řídicím vstu2 2 2 2 pu ¢, tedy na druhém vstupu y1 , y2, y^, ..., yM zápis informace z výstupu, vstupních obvodů vždy pres jeden vstup ’yj, ’y2, 1y3, ..., 'y^ do příslušného paměťového obvodu Y,,At the time determining the input information storage, the selected zero or one logic level signal, preferably a pulse signal, causes a second control input 22 2 pu 2, i.e., a second input y 1 , y 2 , y ^, ..., y M writing information from the output of input circuit each via one of the input 'yj,' y 2, y 3 1, ..., Y ^ to the corresponding memory circuit Y ,,
Yj, Y^, ..., Yjj.Yi, Yi, ..., Yi.
Tyto paměťové obvody představují libovolné prvky s paměťovou funkcí, například diskrétní klopné obvody pro záznam a mazání jednoho případně několika signálů, a podobně. V časovém okamžiku určujícím odběr informace, uložené v paměťových obvodech Y,, 5, Yj, ..., Y^ způsobuje signál zvolené nulové nebo jedničkové logické úrovně, s výhodou signál impulsní, a sice na dalším řídicím vstupu tedy na druhém vstupu 'Zp 2z2, 2z^, ..., 2zN odběr informace uložené v těchto paměťových obvodech z jejich výstupů vždy přes jeden vstup 'z., i i i r -L z2> z3i ···, zn do příslušného výstupního obvodu Z1 , Z2, 5-...,¾.These memory circuits are any elements with a memory function, for example discrete flip-flops for recording and deleting one or more signals, and the like. At the point in time determining the information stored in the memory circuits Y, 5, Y, ..., Y ', it causes a signal of a selected zero or one logic level, preferably a pulse signal, i.e. at a further control input, i.e. a second input. 2 z2, 2 z ^, ..., 2 zN taking information stored in these memory circuits from their outputs always through one input 'z., Iii r -L z 2> z 3i ···, z n to the corresponding output circuit Z 1 , Z 2 , 5 -..., ¾.
Tyto výstupní obvody představují libovolné prvky vhodné jako nositel informace, zejména informace diskrétní, například logické obvody kombinační popřípadě sekvenční, vazební členy další části řídicí soustavy, koncové zesilovací členy a podobně.These output circuits represent any elements suitable as a carrier of information, in particular discrete information, for example combinational or sequential logic circuits, couplers of another part of the control system, terminal amplifiers and the like.
Je zřejmé, že uložení a odběr informace způsobují signály na řídicích vstupech £, n,Obviously, the storage and retrieval of information causes signals at the control inputs n, n,
9.. Výběr těchto signálů, zejména jejich časové vymezení se provádí pomocí řídicího obvodu.9. The selection of these signals, in particular their timing, is made by means of a control circuit.
V jednom předem nebo průběžně stanoveném časovém okamžiku způsobuje jeden iniciační signál zvolené nulové nebo jedničkové logické úrovně na jednom vstupu £ řídicího obvodu, tedy na jednom vstupu a, jedné vstupní paměti A, zápis do této vstupní paměti A.At one predetermined or continuously determined time point, one initiation signal of the selected zero or one logic level at one input 6 of the control circuit, i.e., one input a, one input memory A, writes to this input memory A.
Výstupní signál na jejím výstupu přechází zároveň na vstup h1 jednoho hradla H,. Předpokládá se takový stav rozdělovači paměti C, že na jednom výstupu této paměti, a tedy i na řídicím vstupu X-, tohoto hradla Hj je signál, který způsobuje jeho průchod. Na výstupu tohoto hradla, a tedy i na jednom vstupu dj, a sice na jednom elementárním vstupu ’dj tohoto jednoho vstupu d^ uzávěry D vzniká signál, který přechází přes tuto uzávěru D na~ její jeden výstup D^ , a tedy zároveň na vstup jednoho časového členu Tj. Přechodem signálu z jednoho vstupu d^ na jednom výstup D^ uzávěry D se uzavírá průchod této uzávěry z druhého vstupu dg na její druhý výstup Dg.The output signal at its output is simultaneously transferred to the input h 1 of one gate H ,. It is assumed that the buffer memory C is such that on one output of this memory, and hence on the control input X-, of this gate Hj there is a signal that causes it to pass. At the output of this gate, and hence at one input dj, namely at one elementary input 'dj of this one input d ^ of the shutter D, a signal passes through this shutter D to its one output D ^ and thus to the input one time member Tj. Transition of the signal from one input d ^ to one output D ^ of the closure D closes the passage of this closure from the second input dg to its second output Dg.
Vznik signálu na vstupu jednoho časového členu Tj způsobuje na jeho jednom výstupu 'ϊρ a tedy'i na jednom výstupu T) ‘řídicího obvodu vznik jednoho řídicího signálu, s výhodou impulsního signálu, který v příkladném provedení způsobuje na druhém řídicím vstupu Q zapojení logické sítě uložení vstupní informace z jedné soustavy vstupních obvodů do druhé soustavy pamětových obvodů. Dále způsobuje tento výstupní signál na vstupu t, vznik _L jednoho vedlejšího řídicího signálu na druhém výstupu T^ tohoto jednoho časového členu , s výhodou impulsního signálu, zejména v čase po předchozím skončení působení jednoho řídicího signálu.The generation of a signal at the input of one timing element Tj causes a control signal, preferably a pulse signal, at its output 'ϊρ and thus' i at one output T1' of the control circuit, which in the exemplary embodiment causes the logic network to be connected at the other control input Q. storing input information from one set of input circuits to another set of memory circuits. Furthermore, this output signal at the input t causes the generation of one sub-control signal at the other output T1 of the one time element, preferably a pulse signal, especially in the time after the previous end of the action of one control signal.
Jeden vedlejší řídicí signál způsobuje na druhém vstupu a2 jedné vstupní paměti A její , vymazání, tedy zánik signálu na jejím výstupu a zároveň způsobuje na jednom vstupu Cj rozdělovači paměti C její překlopení do stavu, kdy na jednom výstupu Cj zaniká signál, na druhém výstupu C„ vzniká signál, tedy překlopení do stavu opačného,než byl předchozí stav, po— 2 případě způsobuje na druhém elementárním vstupu dj jednoho vstupu uzávěry D uchování jejího stavu po dobu působení tohoto jednoho vedlejšího řídicího signálu.One sub-control signal causes its erasure on the other input and 2 of one input memory A, thus causing the signal to disappear at its output and at the same time causes on one input Cj the buffer memory C to flip to a state A signal, i.e., a reversal to a state opposite to the previous state, is generated after the case 2 at the second elementary input dj of one of the inlets of the shutter D maintaining its state for the duration of this one secondary control signal.
V druhém předem nebo průběžně stanoveném časovém okamžiku způsobuje druhý iniciační signál zvolené nulové nebo jedničkové logické úrovně na druhém vstupu b řídicího obvodu, tedy na jednom vstupu b^ druhé paměti B zápis do této vstupní paměti B.At a second predetermined or continuously determined time point, the second initiation signal of the selected zero or one logic level causes a write to the input memory B at the second input b of the control circuit, i.e. at one input b of the second memory B.
Výstupní signál na jejím výstupu přechází zároveň na vstup h2 druhého hradla Hg. 0 dalším průběhu toku signálu rozhoduje stav rozdělovači paměti.The output signal at its output is simultaneously transferred to input h 2 of the second gate Hg. The state of the partition memory determines the further signal flow.
Přišel-li druhý iniciační signál až po zániku jednoho řídicího signálu a jednoho vedlejšího řídicího signálu, je již rozdělovači pamět C v takovém stavu, že na jejím druhém výstupu Cg je již signál, který působením na řídicím vstupu X? druhého hradla Hg uvolňuje jeho průchod pro signál ze vstupu h2 na jeho výstup.If the second initiation signal came after the disappearance of one control signal and one sub-control signal, is the partition memory C already in its state that its second output Cg already contains a signal which acts on control input X? The second gate Hg releases its passage for the signal from input h 2 to its output.
Přišel-li však druhý iniciační signál dříve, zapisuje se pouze do druhé vstupní paměti B a čeká na uvolnění průchodu druhého hradla Hg až do překlopení rozdělovači paměti C jedním vedlejším řídicím signálem.However, if the second initiation signal arrived earlier, it is only written to the second input memory B and waits for the second gate Hg to be released until the buffer memory C is flipped by one secondary control signal.
Signál na výstupu druhého hradla H_, a tedy i na druhém vstupu d~, a sice na jednom —a elementárním vstupu dg tohoto druhého vstupu dg přechází přes uzávěru D na její druhý výstup Dg, a tedy zároveň na vstup druhého časového členu Tg až po zániku signálů na jejím jednom vstupu dj, tj. při vzniku jednoho vedlejšího řídicího signálu na druhém výstupu 2T] jednoho časového členu T| , který vymazává jednu vstupní pamět A., překlápí rozdělovači pamět C, popřípadě až po zániku tohoto jednoho vedlejšího řídicího signálu, který případně po dobu svého působení na druhém elementárním vstupu d1 jednoho vstupu d1 uzávěry D drží v otevřeném stavu přechod z jednoho vstupu d, na jeden výstup Dj této uzávěry D i po vymazání jedné vstupní paměti A.The signal at the output of the second gate H and thus at the second input d ~, namely at one and elementary input dg of this second input dg, passes through the shutter D to its second output Dg and thus to the input of the second time element Tg. termination of signals at its one input dj, ie when one secondary control signal is generated on the other output 2 T ] of one time element T | , which erases one input memory A., flips the distribution memory C, eventually after the disappearance of this one control signal, which eventually during its action on the second elementary input d 1 of one input d 1 of the shutter D keeps the transition from one input open d, to one output Dj of this shutter D even after erasing one input memory A.
iand
Souhrnně představuje řídicí obvod dva signálové kanály, a to jeden signálový kanál z jednoho vstupu, který představuje jeden vstup £ řídicího obvodu na jeden výstup, který představuje jeden výstup řídicího obvodu a druhý signálový kanál z druhého vstupu, kte* rý představuje druhý vstup £ řídicího obvodu, na druhý vstup, který představuje druhý výstup fg tohoto řídicího obvodu, kteréžto informační kanály jsou vzájemně rovnocenné a mají tu vlastnost, že jeden iniciační signál, který přišel na jeden vstup <£ dříve než druhý iniciační signál na druhý vstup ji,přechází přes jeden signální kanál na jeden výstup a způsobuje vznik jednoho řídicího signálu, přičemž druhý iniciační signál, který přišel na druhý vstup ji později než tento jeden iniciační signál, má průchod přes druhý signální kanál na druhý’ výstup uzavřen až do zániku jednoho řídicího signálu,popřípadě až do zániku jednoho vedlejšího řídicího signálu.Collectively, the control circuit represents two signal channels, one signal channel from one input, which represents one control circuit input jeden per output, which represents one control circuit output, and the other signal channel from the other input which represents the second control input £. the second input, which represents the second output fg of this control circuit, which information channels are equivalent to each other and have the property that one initiation signal that arrives at one input <£ before the second initiation signal at the other input passes through one signal channel per output and produces one control signal, the second initiating signal which arrived at the second input later than the one initiating signal has the passage through the second signal channel to the other output closed until one control signal or up to z a niche sub-control signal.
Obdobně druhý iniciační signál, který přišel na druhý vstup rf dříve než jeden iniciační signál na jeden vstup ^.prochází přes druhý signální kanál na .druhý výstup a způsobuje vznik druhého řídicího signálu, přičemž jeden iniciační signál, který přišel na jeden vstup X později než tento druhý iniciační signál, má průchod přes jeden signální kanál na jeden výstup f, uzavřen až do zániku druhého řídicího signálu, popřípadě až do zániku druhého vedlejšího řídicího signálu.Similarly, a second initiator signal that arrived at the second input rf earlier than one initiator signal per input passes through the second signaling channel to the second output and causes a second pilot signal, with one initiator signal arriving at one input X later than the second initiating signal, having a passage through one signal channel to one output f, is closed until the second control signal or the second sub-control signal is lost.
V obou případech je dále otevření průchodu jednoho,popřípadě druhého signálního kanálu pro iniciační signál ze vstupu na příslušný výstup podmíněno vždy předchozím otevřením a uzavřením druhého popřípadě jednoho signálového kanálu, tedy souhrnně předchozím otevřením a uzavřením opačného signálového kanálu pro opačný iniciační signál ze vstupu na příslušný výstup, kterážto vlastnost řídicího obvodu je předurčena použitím rozdělovači paměti C, a v praktických důsledcích zaručuje vždy střídavé pořadí uložení informace.a odběr informace, a sice uložení informace do soustavy paměťových obvodů, a odběr této informace ze soustavy pamětových obvodů, v časových okamžicích vzniku iniciačních signálů popřípadě v časových okamžicích, odvozených od těchto iniciačních signálů.In both cases, further opening of the passage of one or the second signaling channel for the initiation signal from the input to the respective output is always conditioned by the previous opening and closing of the second or one signaling channel, i.e. collectively prior opening and closing of the opposite signal channel the output, which property of the control circuit is predetermined by the use of partition memory C, and in practical terms always guarantees an alternate order of storing the information. and collecting the information, namely storing the information in the memory circuitry and taking this information from the memory circuitry, initiation signals, optionally at times derived from these initiation signals.
V dalším příkladném provedení podle obr. 3 se řídicí obvod skládá z elementárních logických obvodů, zejména z logických obvodů ANI, použitých buďto samostatně, popřípadě seřazených do dvojic a spřažených pomocí zpětné vazby jako pamět pro záznam a mazání.In another exemplary embodiment according to FIG. 3, the control circuitry consists of elementary logic circuits, in particular logic circuits ANI, used either separately or in pairs and coupled by means of feedback as a recording and erasing memory.
v 12 3v 12 3
Jedna vstupní pamět A mé jeden vstup a^, složený z elementárních vstupů ap ap a^ , druhý vstup a2 složený z elementárních vstupů 'a2, 2a2, ^a2, jeden výstup a druhý výstup.One input memory A has one input a ^, composed of the elementary inputs ap and ap and ^, the second input a 2 composed of the elementary inputs' a 2 , 2 and 2 , ^ and 2 , one output and the other output.
Tato jedna vstupní paměť A se skládá z jednoho logického obvodu A., s výhodou logické1 2 3 —— ho obvodu ANI, jehož elementární vstupy ap βρ a^ představují souhrnně jeden vstup ap a jehož výstup představuje shodně jeden výstup jedné vstupní paměti A, popřípadě zároven- výstup jedné vstupní paměti podle obr. 2, a skládá se z druhého logického obvodu A,, s vý1 2 3 hodou logického obvodu ANI, jehož elementární vstupy a2, a2, a2 představují souhrnně druhý vstup a2, a jehož výstup představuje shodně druhý výstup této jedné vstupní paměti A.The one input memory A consists of one logic circuit A, preferably a logic circuit ANI, whose elementary inputs ap βρ and ^ are collectively one input ap and whose output is identically one output of one input memory A, respectively at the same time , the output of one input memory according to FIG. 2, and consists of a second logic circuit A, with a logic circuit AN1, whose elementary inputs a 2 , and 2 , and 2 together represent the second input a 2 , and whose the output is identically the second output of this one input memory A.
Výstup jednoho logického obvodu A1 je spojen s třetím elementárním vstupem ^a2 druhého logického obvodu A2, jehož výstup je spojen s třetím elementárním vstupem ^a, jednoho logického obvodu Aj.The output of one logic circuit A 1 is connected to a third elementary input A and 2 of the second logic circuit A 2 , the output of which is connected to a third elementary input A, a logic circuit A1.
v 12 3v 12 3
Druhá vstupní paměť B má jeden vstup b, , složený z elementárních vstupů b., b., Jb,, _L 12 3 _- 1 _L druhý vstup b2 složený z elementárních vstupů b2, b^, b2> jeden výstup a druhý vystup.The second input memory B has one input b,, composed of elementary inputs b., B., J b ,, _L 12 3 _- 1 _L the second input b 2 composed of elementary inputs b 2 , b ^, b 2> one output and the second exit.
Tato druhá vstupní paměť B se skládá z jednoho logického obvodu B., s výhodou logického obvodu ANI, jehož elementární vstupy b^, b^, Jb| , představují souhrnně jeden vstup bp a jehož výstup představuje shodně jeden výstup druhé vstupní paměti B,popřípadě zároveň výstup druhé vstupní paměti podle obr. 2, a skládá se z druhého logického obvodu B_, s výhodou logického obvodu ANI, jehož elementární vstupy b2, b2, b2 představují souhrnně druhý vstup b2, a jehož výstup představuje shodně druhý výstup této druhé vstupní paměti B. Výstup jednoho logického obvodu Bj je spojen s třetím elementárním vstupem ^b2 druhého logického obvodu Bg, jehož výstup je spojen s třetím elementárním vstupem ^bj jednoho logického obvodu B1.This second input memory B consists of one logic circuit B, preferably a logic circuit ANI, whose elementary inputs b ^, b ^, J b | Represent collectively one input bp and the output of which constitutes both an output of the second input buffer B, or simultaneously output the second input buffer of Fig. 2 and consists of a second logic circuit B ', preferably a logic circuit OR whose elemental inputs b 2, b 2 , b 2 together represent the second input b 2 , and whose output represents the second output of this second input memory B. The output of one logic circuit Bj is connected to the third elementary input ^ b 2 of the second logic circuit Bg, whose output is connected to the third elemental ^ bj one input of the logic circuit B, the first
„ 12 3'12 3
Rozdělovači pamět C má jeden vstup c,, složený z elementárních vstupů c,, c,, c., _L i o 3 _1 —*- i druhý vstup c2 složený z elementárních vstupů c2, c„, c2, jeden výstup a druhý výstup.The partition memory C has one input c "composed of elementary inputs c" c "c., L io 3 _1 - * - and the second input c 2 composed of elementary inputs c 2 , c", c 2 , one output and second output.
Tato rozdělovači pamět C se skládá z jednoho logického obvodu C,, s výhodou logického i o 3 _obvodu ANI, jehož elementární vstupy c,, c, , c, , představuji souhrnně jeden vstup c, , a jehož výstup představuje shodně jeden výstup rozdělovači paměti C, a skládá se z druhé1 2 ho logického obvodu Cg, s výhodou logického obvodu ANI, jehož elementární vstupy c, , Cg, 3c2 představují souhrnně druhý vstup Cg, a jehož výstup představuje shodně druhý výstup této rozdělovači paměti C. Výstup jednoho logického obvodu C. je spojen s .třetím elementár3 —L ním vstupem Cg druhého logického obvodu Cg, jehož výstup je spojen s třetím elementárním vstupem 3c, jednoho logického obvodu C,.This partition memory C consists of one logic circuit C, preferably logic 3, of the circuit ANI, whose elementary inputs c, c,, c, collectively represent one input c, and whose output represents identically one output of partition memory C , and consists of a second logic circuit Cg, preferably a logic circuit ANI, whose elementary inputs c,, Cg, 3 c 2 collectively represent the second input Cg, and whose output represents identically the second output of this partition C. C. the circuit is connected to .třetím elementár3 -L him inlet Cg Cg second logic circuit whose output is connected to the third elemental inlet 3 c, a logic circuit C ,.
Jedno hradlo H představuje jeden kombinační logický obvod, s výhodou logický obvod ANI, s jedním vstupem h,, s druhým vstupem h,, popřípadě s třetím vstupem h, a s výstupem. Jeden vstup 'h, představuje vstup h, , druhý vstup 2h, představuje řídicí vstup jednoho hradla H,. Třetí vstup 3h, je v příkladném provedení neobsazen.One gate H represents one combinational logic circuit, preferably logic circuit ANI, with one input h ,, with the second input h ,, optionally with the third input h, and with the output. One input 'h' represents input h ', the other input' 2 h 'represents the control input of one gate' H '. The third entry 3 h is not occupied in the exemplary embodiment.
»»
Druhé hradlo Ho představuje druhý kombinační logický obvod, s výhodou logický obvod ~ 1 2 3The second gate H o represents the second combinational logic circuit, the logic circuit preferably 1 ~ 2 3
ANI, s jedním vstupem hg, s druhým vstupem hg, popřípadě s třetím vstupem hg a s výstupem. Jeden vstup 'hg představuje vstup h?, druhý vstup 2hg představuje řídicí vstup <J)g dru> hého hradla Hg. Třetí vstup 3hg je v příkladném provedení neobsazen.ANI, with one input hg, with a second input hg, optionally with a third input hg, and with an output. One input 'hg' represents the input h2, the other input 2 hg represents the control input (J) g of the second gate Hg. The third input 3 hg is unoccupied in the exemplary embodiment.
Uzávěra D se skládá z jednoho předřadného logického obvodu P., s výhodou logického ob1 2 - —- . 3 vodu ANI, s jedním vstupem p,, s druhým vstupem p,, popřípadě s třetím vstupem p, , kteréžto vstupy představují souhrnně jeden vstup d, uzávěry D, a s výstupem, z druhého předřadného logického obvodu Pg, s výhodou logického obvodu ANI, s jedním vstupem 'Pg> s druhým vstupem 2Pg, popřípadě s třetím vstupem 3Pg, kteréžto vstupy představují souhrnně druhý vstup d0 uzávěry D, a s výstupem, a dále se skládá z jednoho logického obvodu Ε., s výhodou —a. i o 3 _i logického obvodu ANI, s elementárními vstupy Γρ Γρ r, , a s výstupem, který představuje zároveň jeden výstup D. uzávěry D, a z druhého logického obvodu R-, s výhodou logického —- 12 3 obvodu ANI, s elementárními vstupy Tg, řg, řg, a s výstupem, který představuje zároveň druhý výstup Dg uzávěry D. Výstup jednoho logického obvodu R, je spojen s třetím elementárním vstupem 3rg druhého logického obvodu Rg, jehož výstup je spojen s třetím elementárním vstupem 3r, jednoho logického obvodu R,.The closure D consists of a single logic circuit P, preferably a logic circuit 12. 3 is a water ANI, with one input p, with a second input p, optionally with a third input p, the inputs representing collectively one input d, the shutters D, and the output of the second logic circuit Pg, preferably the logic circuit ANI, with one input 'Pg', with a second input 2 Pg, optionally with a third input 3 Pg, which inputs together represent the second input d 0 of the shutter D, and with an output, and further comprising one logic circuit E, preferably -a. io 3_i of logic circuit ANI, with elementary inputs Γρ Γρ r,, and with an output which simultaneously constitutes one output D. of closure D, and of a second logic circuit R-, preferably logical circuit ANI, with elementary inputs Tg, The output of one logic circuit R is connected to the third elementary input 3 rg of the second logic circuit Rg, the output of which is connected to the third elementary input 3 r, of the logical circuit R ,.
Jeden časový člen T, se skládá z jednoho časového obvodu 't, se vstupem a s výstupem, z druhého časového členu 2T, se vstupem a s výstupem, propojených přes jeden pomocný logický obvod S , s výhodou přes obvod logické inverze, se vstupem a s výstupem, a to tak, —- 1 ze vystup jednoho časového obvodu T, je spojen se vstupem tohoto jednoho pomocného logic__L 2 kého obvodu S,, jehož výstup je spojen se vstupem druhého časového T, , vztaženo na tento jeden časový člen T,.One timing element T, consists of one timing circuit t, with input and output, of the other timing element 2 T, with input and output, connected via one auxiliary logic circuit S, preferably via a logic inverse circuit, with input and output That is, one of the outputs of one time circuit T is connected to the input of one of the auxiliary logic circuits S, the output of which is connected to the input of the second time T, relative to the one time element T1.
Druhý časový člen Tg se skládá z třetího časového obvodu 'Tg se vstupem a s výstupem, ze čtvrtého časového obvodu 2Tg se vstupem a s výstupem, propojených přes druhý pomocný logický obvod Sg, s výhodou pres obvod logické inverze, se vstupem a s výstupem, a to tak, že výstup třetího časového obvodu 'T„ je spojen se vstupem tohoto druhého pomocného logického obvodu Sg, jehož vystup je spojen se vstupem Tg čtvrtého časového obvodu Tg, vztaženo na tento druhý časový člen Tg.The second timing element Tg consists of a third timing circuit Tg with an input and an output, a fourth timing circuit 2 Tg with an input and an output, connected via a second auxiliary logic circuit Sg, preferably via a logic inversion circuit, with an input and an output, namely such that the output of the third time circuit 'T' is connected to the input of the second auxiliary logic circuit Sg, the output of which is connected to the input Tg of the fourth time circuit Tg, relative to the second time element Tg.
Další spojení řídicího obvodu je takové, že jeden vstup řídicího obvodu A, složený z jednoho elementárního vstupu ¢(, a z druhého elementárního vstupu Λ, je spojen se vstupemAnother control circuit connection is such that one input of control circuit A, consisting of one elementary input ¢ (, and the other elementary input Λ, is connected to the input
J a, jednoho obvodu A, jedné vstupní paměti A tak, že jeden elementární vstup A, je spojen s jedním elementárním vstupem 'a, tohoto vstupu a,, druhý elementární vstup Ag je spojen s druhým elementárním vstupem ^a, tohoto vstupu a,, druhý vstup řídicího obvodu složený z jednoho elementárního vstupu /$, a z druhého-elementárního vstupu 0g je spojen se vstupem b, jednoho obvodu B, druhé vstupní paměti B tak, že jeden elementární vstup /!, je spojen s jedním elementárním vstupem 'b, tohoto vstupu b,, druhý elementární vstup je spojí jen s druhým elementárním vstupem b, tohoto vstupu b,.J a, one circuit A, one input memory A such that one elementary input A is connected to one elementary input a and that input and the second elementary input Ag is connected to the second elementary input A, this input a, , the second input of the control circuit consisting of one elementary input / $ and the other - elementary input 0g is connected to input b, one circuit B, the second input memory B so that one elementary input /! is connected to one elementary input 'b , of this input b, the second elementary input is connected only to the second elementary input b, of this input b,.
Jeden výstup jedné vstupní paměti A je spojen se vstupem 1h1 jednoho hradla H1, jehož výstup je spojen s jedním vstupem uzávěry D tak, že je spojen s jedním vstupem-1pt jednoho předřadného logického obvodu P^ .One output of one input memory A is connected to the input 1 h1 of one gate H1, the output of which is connected to one input of the shutter D so that it is connected to one input -1 pt of one logic circuit P1.
Jeden výstup uzávěry D je spojen se vstupem jednoho časového členu T, tak, že je spojen se vstupem jednoho časového obvodu 1 T] jednoho časového členu T,, jehož jeden výstup je spojen s jedním výstupem řídicího obvodu.One output closures D is connected to one input of the timer T, so that it is connected to the input of a time circuit 1 T], a timer T ,, whose one output is connected to one output control circuit.
OO
Vystup druhého časového obvodu T. jednoho časového členu T,, který představuje shodně druhy výstup tohoto časového členu je spojen s druhým vstupem ag jedné vstupní paměti A tak, že je spojen s druhým elementárním vstupem 2a2 tohoto druhého vstupu a2, s druhým vstupem c2 rozdělovači paměti C tak, že je spojen s druhým elementárním vstupem 20g tohoto druhého vstupu Cg, popřípadě s jedním vstupem p^ uzávěry D tak, že je spojen s druhým elementárním vstupem 2pj tohoto jednoho vstupu Pj-jednoho předřadného logického obvodu £,· — The output of the second timing circuit T. of one timing element T1, which equally represents the second output of this timing element, is connected to the second input g of one input memory A such that it is connected to the second elementary inputs 2 and 2 of this second input and 2 . input C 2 splitter memory C so that it is connected to the second elemental inlet 2 0 g of the second input -olefin, optionally with one input p ^ closures D such that it is connected to the second elemental inlet 2 pi of said one entry Pj - a ballast logic circuit £, · -
Jeden výstup druhé vstupní paměti B je spojen se vstupem 1hg druhého hradla Hg, jehož výstup je spojen s druhým vstupem uzávěry D tak, že je spojen s jedním vstupem 1p~druhého předřadného logického obvodu Pg.One output of the second input buffer B is connected to input 1 of the second gate Hg Hg whose output is connected to second input D closures such that it is connected to one input of the second p-1 of a pre-logic circuit SG.
Druhý výstup uzávěry D je spojen se vstupem druhého časového členu Ί' tak, že je spo1 __é jen se vstupem třetího časového obvodu Tg druhého časového členu Tg, jehož jeden výstup je spojen s druhým výstupem řídicího obvodu.The second output of the shutter D is connected to the input of the second timing element Ί 'so that it is only connected to the input of the third timing circuit Tg of the second timing element Tg, one output of which is connected to the other output of the control circuit.
Výstup čtvrtého časového obvodu 1' druhého časového členu To, který představuje shod2 _á —á ně druhy výstup To tohoto .časového členu T„,je spojen s druhým vstupem b„ druhé vstupní _é. —ě. 2 — paměti B tak, že je spojen s druhým elementárním vstupem bg tohoto druhého vstupu b2, s jedním vstupem c. rozdělovači paměti C tak, že je spojen s druhým elementárním vstupem o _i.The output of the fourth time circuit 1 'of the second timer T o which represents shod2 _A're not the second output of this T .časového element T', is coupled to a second input b "second input _E. -E. 2 - the memory B such that it is connected to the second elementary input bg of this second input b 2 , to one input c. Of the partition memory C so that it is connected to the second elementary input o 1.
cj tohoto jednoho vstupu , popřípadě s druhým vstupem p2 uzávěry D tak, že je spojen s druhým elementárním vstupem 2pg tohoto druhého vstupu p”druhého předřadného logického obvodu Pg.cj of this one input, optionally with the second input p 2 of the shutter D, such that it is connected to the second elementary input 2 pg of this second input p "of the second logic circuit Pg.
Další spojení rozdělovači paměti C je takové, že jeden výstup této rozdělovači paměti C je spojen s řídicím vstupem jednoho hradla H] tak, že je spojen s druhým elementárním vstupem 2h, jednoho hradla Hj, druhý výstup této rozdělovači paměti C je spojen s řídicím vstupem „ druhého hradla H„ tak, že je spojen s druhým elementárním vstupem 2h~ druhého hradla H,Further concentration distribution memory C is such that one output of said dividing memory C is connected to the control input of a gate H] such that it is connected to the second elemental inlet 2 h, a gate Hj, a second output of said dividing memory C is connected to the control input "second gate H" so that it is connected to the second elementary input 2 h ~ of the second gate H,
2‘2 ‘
Funkce řídicího obvodu v dalším příkladném provedení podle obr. 3 je taková, že jeden iniciační signál, s výhodou signál zvoleně jedničkové úrovně, na jednom vstupu ft řídicího obvodu, tedy na jednom vstupu a1 jedné vstupní paměti A způsobuje zápis do této vstupní paměti A tak, že na druhém výstupu vzniká jedničkový signál. Na jednom výstupu vzniká současně inverzní signál, tedy nulový signál, který přichází zároveň na jeden vstup 1h, jednoho hradla H] .The function of the control circuit in another exemplary embodiment of FIG. 3 is such that one initiation signal, preferably a one-level signal, at one input ft of the control circuit, i.e., one input and 1 of one input memory A, causes a write to this input memory A so that the second output produces a 1-signal. At the same time, an inverse signal is generated on one output, ie a zero signal, which comes simultaneously to one input 1 h, one gate H ] .
Vzhledem k druhu použitého obvodu ANI přechází tento nulový signál na výstup tohoto hradla H1 tehdy, jestliže rozdělovači pamět C je v takovém stavu, že na druhém výstupu je jedničkový signál a na jednom výstupu je nulový signál, který je takto zároveň na druhém vstupu h; hradla Hj.Due to the type of circuit used ANI, this zero signal passes to the output of this gate H 1 when the partition memory C is in such a state that on the other output there is a one signal and on one output there is a zero signal ; gates Hj.
Takto vzniklý jedničkový signál přechází zároveň na jeden vstup 1Pj , na výstupu jednoho předřadného logického obvodu vzniká nulový signál. Vzhledem k použité zpětné vazbě mezi jedním logickým obvodem R1 a druhým logickým obvodem Rg uzávěry způsobuje jedničkový signál na výstupu druhého předřadného logického obvodu Dg, tedy na druhém vstupu 2rg druhého logického obvodu Rg překlopení do takového stavu, že na výstupu jednoho logického obvodu Rj je jedničkový signál a na výstupu druhého logického obvodu Rg je nulový signál.The resultant one signal is simultaneously transferred to one input 1 Pj, at the output of one ballast logic circuit a zero signal is generated. As used feedback between one logic circuit R1 and the second logic circuit Rg closures causes are one-signal at the output of the ballast logic circuit Dg, thus at the second input 2 RG second logic circuit Rg tipping into such a state that the output of one logic circuit R is a one signal and the output of the second logic circuit Rg is a zero signal.
1212
Předpokládá se taková funkce použitých časových obvodů , Tp T?, Tg’ %e vzník jedničkového signálu na vstupu způsobuje vznik jedničkového impulsu na výstupu.It is assumed that such a function of the time circuits used, Tp T ?, Tg '% e, the generation of the one signal at the input causes the generation of one pulse at the output.
Vzhledem k této vlastnosti použitých časových obvodů a vzhledem k propojení přes obvody logické inverze Sj , Sg, vzniká na jednom výstupu jednoho časového obvodu 1Tj, a tedy i na jednom výstupu řídícího obvodu, jedničkový impuslní signál, který představuje jeden řídicí signál, v okamžiku jeho zániku vzniká na druhém výstupu druhého časového obvodu jedničkový impulsní, signál, který představuje jeden vedlejší řídicí signál. Účinek těchto signálů je shodný s funkcí v obecném příkladném provedení podle obr. 2.Due to this characteristic of the time circuits used and the interconnection through the logic inverse circuits Sj, Sg, a single impulse signal, which represents one control signal, is generated at one output of one time circuit 1 Tj and thus at one control circuit output. its disappearance is generated on the second output of the second time circuit by a one-pulse, signal, which represents one secondary control signal. The effect of these signals is identical to that of the general exemplary embodiment of FIG. 2.
Druhý iniciační signál, s výhodou signál zvolené jedničkové úrovně, na druhém vstupu ji řídicího obvodu, tedy na jednom vstupu b^ druhé vstupní paměti B způsobuje zápis do této vstupní paměti B tak, že'na druhém výstupu vzniká jedničkový signál. Na jednom výstupu vzniká současně inverzní signál, tedy nulový signál, který přichází zároveň na jeden vstup J i hg druhého hradla Hg.A second initiation signal, preferably a selected one level signal, at a second input thereof of the control circuit, i.e. at one input b of the second input memory B, causes a write to this input memory B such that a one signal is generated at the second output. At one output, an inverse signal is generated simultaneously, that is, a zero signal, which comes simultaneously to one input J and hg of the other gate Hg.
Vzhledem k druhu použitého obvodu ANI přechází tento nulový signál na výstup tohoto ; hradla H až po překlopení rozdělovači paměti C jedním vedlejším řídicím signálem z výstu—fe o pu druhého časového obvodu jednoho časového členu Tj. Přechod signálu přes druhý logický obvod R. uzávěry D se však děje až po případném zániku jednoho vedlejšího řídicího signá_£ 2 lu na výstupu druhého časového obvodu T^ jednoho časového členu .Due to the type of circuit used, ANI translates to zero; gate H only after the buffer memory C has been flipped by one secondary control signal from the output — o pu of the second timing circuit of one timing element Tj. However, the passage of the signal through the second logic circuit R of the shutter D takes place only after the eventual disappearance of one secondary control signal 52 at the output of the second time circuit T1 of one timer.
Další tok signálů přes druhé hradlo Hg, přes druhý předřadný logický. obvod Pg, přes druhý logický obvod Ro, jakož i vznik druhého řídicího signálu na výstupu třetího časového 1 fe obvodu Tg druhého časového členu Tg, vznik druhého vedlejšího řídicího signálu na výstupu čtvrtého časového obvodu ^Tg druhého časového členu Tg je vzhledem k symetrické skladbě jednoho signálového kanálu a druhého signálového kanálu již zcela obdobný.Another signal flow through the second gate Hg, through the second logic logic. Circuit Pg, through a second logic circuit R o and generate a second control signal at the output of the third time 1 Fe circuit Tg of the second timer Tg generate a second sub-control signal at the output of timing circuit .mu.g second timer Tg is due to the symmetrical structure one signal channel and the other signal channel already quite similar.
Další použití zapojení logické sítě podle vynálezu je takové, že řídicí obvod, a sice jeden signálový kanál, druhý signálový kanál se doplní o další návazné časové členy. Místo řídicích signálů a vedlejších řídicích signálů vznikají pak časové posloupnosti několika řídicích signálů s odstupňovaným účinkem, vhodné zejména v aplikacích na řízení výrobních procesů.A further use of the logical network connection according to the invention is such that the control circuit, namely one signal channel, the other signal channel is supplemented with further successive timers. Instead of control signals and sub-control signals, time sequences of several control signals with a graded effect are then created, particularly suitable in applications for the control of production processes.
Počet a druh obvodů v jedné soustavě vstupnních obvodů, v druhé soustavě pamětových obvodů, v další soustavě výstupních obvodů se řídí druhem a počtem signálů vstupní informace, tedy v závislosti na druhu řídicí soustavy úseku výrobní linky. Všeobecně indexy pořadí, Κ, Μ, N, vyjadřující počet obvodů,jsou nestejná čísla.The number and type of circuits in one set of input circuits, in the other set of memory circuits, in another set of output circuits are controlled by the type and number of signals of input information, that is depending on the type of control system of the production line section. Generally, the order indexes, Κ, Μ, N, expressing the number of circuits, are unequal numbers.
Vstupní informace pro uložení a odběr může být vyjádřena pomocí kódu 1 z K, popřípadě jako kombinace = počtu K kódových složek a podobně.The input information for storing and subscribing may be expressed by code 1 of K, optionally as a combination = number of K code components and the like.
Vzhledem k vícenásobným vstupům použitých logických obvodů se využije neobsazených vstupů s výhodou pro určování počátečního stavu, pro další přídavné vazby při použití zapojení logické sítě podle vynálezu v rozsáhlé řídicí soustavě, například řídicí soustava výrobního procesu a podobně.Due to the multiple inputs of the logic circuits used, the unoccupied inputs are preferably used to determine the initial state, for additional additional couplings using the logical network connection of the invention in a large control system, for example a production process control system and the like.
Uplatnění zapojení logické sítě podle vynálezu je zejména v oblasti syntézy složitých j logických obvodů řídicích soustav. Bezprostřední, a zcela konkrétní uplatnění je například ve výrobních linkách s přerušovaným charakterem výroby a s nestejným taktem postupu výrobků.The application of the logical network according to the invention is particularly in the field of synthesis of complex logic circuits of control systems. Immediate and very specific application is for example in production lines with intermittent character of production and with unequal cycle of products.
Předností tohoto uplatnění je zejména jednoduchost, přehlednost a snadná realizovatel» nost příslušné logické sítě.The advantage of this application is especially the simplicity, clarity and easy feasibility of the respective logical network.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS290575A CS210762B1 (en) | 1975-04-25 | 1975-04-25 | Logical network wiring to store and receive information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS290575A CS210762B1 (en) | 1975-04-25 | 1975-04-25 | Logical network wiring to store and receive information |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS210762B1 true CS210762B1 (en) | 1982-01-29 |
Family
ID=5367534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS290575A CS210762B1 (en) | 1975-04-25 | 1975-04-25 | Logical network wiring to store and receive information |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS210762B1 (en) |
-
1975
- 1975-04-25 CS CS290575A patent/CS210762B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4308616A (en) | Structure for physical fault simulation of digital logic | |
| KR920004936A (en) | Programmable Logic Devices Input / Output Macrocells | |
| KR890010751A (en) | Neural net | |
| CS210762B1 (en) | Logical network wiring to store and receive information | |
| US3999162A (en) | Time-division multiplex switching circuitry | |
| US3069660A (en) | Storage of electrical information | |
| Indiveri et al. | Neuromorphic networks of spiking neurons | |
| SU803108A2 (en) | Device for simulating combined operation of multichannel communication systems | |
| US3352973A (en) | System for transmission of information recorded along endless magnetic tracks | |
| SU822196A1 (en) | Device for solving partial differential equations | |
| JP2966071B2 (en) | Unit delay multiplexing logic element and logic simulator using the logic element | |
| US3784751A (en) | Pdm-tdm switching matrix | |
| SU583438A1 (en) | Uniform routing medium cell | |
| SU1287173A1 (en) | Device for simulating channel switching network | |
| SU369571A1 (en) | STOCHASTIC MODEL OF MULTI-CHANNEL MASS SERVICE SYSTEM | |
| US3020336A (en) | Data-processing systems | |
| SU860349A1 (en) | Multi-stage field of spatial commutation | |
| SU693359A1 (en) | Cycle generator | |
| RU2145434C1 (en) | Unit of software management system | |
| RU1815647C (en) | Tunable logical gate | |
| RU1785069C (en) | Multiphase clock programmed generator | |
| SU741461A1 (en) | Pulse synchronizer | |
| SU748413A1 (en) | Microprogramme-control device | |
| SU1718228A1 (en) | Device for simulating system of data transfer | |
| SU1104496A1 (en) | Peripheral unit simulator |