CS209222B1 - Processor connexion for intelligent terminal - Google Patents
Processor connexion for intelligent terminal Download PDFInfo
- Publication number
- CS209222B1 CS209222B1 CS741579A CS741579A CS209222B1 CS 209222 B1 CS209222 B1 CS 209222B1 CS 741579 A CS741579 A CS 741579A CS 741579 A CS741579 A CS 741579A CS 209222 B1 CS209222 B1 CS 209222B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- input
- output
- shift register
- circuit
- twenty
- Prior art date
Links
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 claims description 16
- 101000831940 Homo sapiens Stathmin Proteins 0.000 claims description 14
- 101000900567 Pisum sativum Disease resistance response protein Pi49 Proteins 0.000 claims description 14
- 102100024237 Stathmin Human genes 0.000 claims description 14
- 108010063256 HTLV-1 protease Proteins 0.000 claims description 11
- 239000000654 additive Substances 0.000 claims description 9
- 230000000996 additive effect Effects 0.000 claims description 9
- 102100031497 Heparan sulfate N-sulfotransferase 1 Human genes 0.000 claims description 7
- 101000588589 Homo sapiens Heparan sulfate N-sulfotransferase 1 Proteins 0.000 claims description 7
- 101100239718 Arabidopsis thaliana NAC012 gene Proteins 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000001186 cumulative effect Effects 0.000 claims description 5
- 102100029235 Histone-lysine N-methyltransferase NSD3 Human genes 0.000 claims description 4
- 102100029239 Histone-lysine N-methyltransferase, H3 lysine-36 specific Human genes 0.000 claims description 4
- 101000634046 Homo sapiens Histone-lysine N-methyltransferase NSD3 Proteins 0.000 claims description 4
- 101000634050 Homo sapiens Histone-lysine N-methyltransferase, H3 lysine-36 specific Proteins 0.000 claims description 4
- 102100031496 Heparan sulfate N-sulfotransferase 2 Human genes 0.000 claims description 3
- 101000588595 Homo sapiens Heparan sulfate N-sulfotransferase 2 Proteins 0.000 claims description 3
- 230000006870 function Effects 0.000 claims description 2
- 239000002574 poison Substances 0.000 claims 1
- 231100000614 poison Toxicity 0.000 claims 1
- 238000000034 method Methods 0.000 description 3
- 102100029234 Histone-lysine N-methyltransferase NSD2 Human genes 0.000 description 2
- 101000634048 Homo sapiens Histone-lysine N-methyltransferase NSD2 Proteins 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 1
- 101100478715 Drosophila melanogaster Start1 gene Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- -1 PR18 Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002493 microarray Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
ř ČESKOSLOVENSKÁ SOCIALISTICKÁ POPIS VYNALEZU 209222 R E P U B L 1(ie) K A K AUTORSKÉMU OSVĚDČENÍ (11) (Bl) í (22) Přihlášeno 01 11 79 1(21) (PV 7415-79) . i (51) Int. Cl.3 G 06 F 3/00 ÚŘAD PRO VYNÁLEZY A OBJEVY (40) Zveřejněno 27 02 81 (45) Vydáno 01 05 83 (75)
Autor vynálezu
BUREŠ JAROSLAV ing., BRNO (54) Zapojení procesoru pro inteligentní terminál
Vynález se týká zapojení procesoru pro inteli-gentní terminál.
Známá zapojení procesoru pro inteligentní ter-minál jsou vytvořena tak, že registry procesorupracují se stejnou šířkou vnitřních procesorovýchsběmic. Procesorové systémy, pracující se šestnác-tibitovým slovem a používající tří vnitřních sběmic,lze rozdělit zhruba na dva typy. První typ používádvou šestnáctibitových sběmic označovanýchR a S, které tvoří vstup do aritmetické jednotkya logické jednotky procesorového systému a jednéšestnáctibitové sběrnice, označované T, která tvořívýstup výsledku operace a současně vstup doregistrů procesoru. U prvního typu se provádíparalelní zpracování informace. Druhý typ používásériového zpracování šestnáctibitového slova, kdešířka každé ze tří sběmic je jednobitová.
Uvedené typy procesorových systémů jsou budsložité, neboť sestávají z nádměmého množstvíprvků, anebo jejich rychlost operací je pro inteli-gentní terminál malá. U prvního typu je systémznačně rozsáhlý, neboť vyžaduje paralelní cesty provšech šestnáct bitů slova. Tato nevýhoda se projevízejména tam, kde se vyžaduje přímé prováděnídekadických operací. U druhého typu se kroměmalé rychlosti zpracování slova projevuje ne-příznivý vliv jednobitové výstupní sběrnice T,která znemožňuje rychlé přesuny mezi pracovními registry procesoru a ostatními bloky systémuUvedené nevýhody odstraňuje zapojení proce-soru pro inteligentní terminál podle vynálezu,jehož podstatou je, že druhý vstup prvního čtyř-vstupového součtově součinového hradla tvořísoučasně první vstup zapojení, kdežto jeho třetívstup je připojen na třetí vstupy druhého ažšestnáctého čtyřvstupového součtově součinovéhohradla a tvoří současně druhý vstup zapojení,druhý vstup druhého čtyřvstupového součtověsoučinového hradla tvoří současně třetí vstup zapojení, druhý vstup třetího čtyřvstupového sou- ·čtově součinového hradla tvoří současně čtvrtý ;vstup zapojení, druhý vstup čtvrtého čtyřvstupové-ho součtově součinového hradla tvoří současněpátý vstup zapojení, hodinové vstupy prvního ažčtvrtého pětibitového posuvného registru jsou ;spojeny a tvoří současně šestý vstup zapojení,druhý vstup pátého čtyřvstupového součtově sou-činového hradla tvoří současně sedmý vstup zapo- i jení, druhý vstup šestého čtyřvstupového součtově !I součinového hradla tvoří současně osmý vstup ;zapojení, druhý vstup sedmého čtyřvstupového í ' součtově součinového hradla tvoří současně devátý í vstup zapojení, druhý vstup osmého Čtyřvstupové- ' ho součtově součinového hradla Jvoří současně desátý vstup zapojení, druhý vstup devátého Čtyř- ‘ vstupového součtově součinového hradla tvoří sou- | 209222 2 209222 časně jedenáctý vstup zapojení, druhý vstup desá-tého čtyřvstupového součtově součinového hradla , tvoří současně dvanáctý vstup zapojení, druhývstup jedenáctého čtyřvstupového součtově souči-nového hradla tvoří současně třináctý vstup zapo-jení, druhý vstup dvanáctého čtyřvstupového souč-tově součinového hradla tvoří současně čtrnáctý‘vstup zapojení, druhý vstup třináctého čtyřvstupo-vého součtově součinového hradla tvoří současně.patnáctý vstup zapojení, druhý vstup čtrnáctéhoČtyřvstupového součtově součinového hradla tvořísoučasně šestnáctý vstup zapojení, druhý vstup , patnáctého čtyřvstupového součtově součinovéhohradla tvoří současně sedmnáctý vstup zapojení,druhý vstup šestnáctého čtyřvstupového součtověsoučinného hradla tvoří současně osmnáctý vstupzapojení, první vstup prvního dvouvstupovéhoi obvodu typu negace logického součinu tvoří sou-časně devatenáctý vstup zapojení, kdežto jehovýstup je připojen na výstup druhého dvouvstupo-věho obvodu typu negace logického součinu a tvořísbučasně první výstup zapojení, druhý vstup první-ho dvouvstupového obvodu typu negace logickéhosoučinu a první vstup druhého dvouvstupovéhoobvodu typu negace logického součinu jsou spoje-ny a tvoří současně dvacátý vstup zapojení, prvnívstup prvního třívstupového obvodu typu negacelogického součinu je připojen na první nastavovacívstup dvacátého šestého pětibitového posuvnéhoregistru a tvoří současně dvacátý první vstupzapojení, kdežto jeho druhý vstup tvoří současnědvacátý druhý vstup zapojení, třetí vstup prvníhotřívstupového obvodu typu negace logického sou-činu je připojen na třetí vstupy čtvrtého až šestéhotřívstupového obvodu, dále na druhý vstup dvacá-tého dvouvstupového obvodu typu negace logické-ho součinu a tvoří současně dvacátý třetí vstupzapojení, výstup prvního třívstupového obvodutypu negace logického součinu je připojen na vstupdevatenáctého invertoru, jehož výstup je připojenna druhý vstup druhého dvouvstupového obvodutypu negace logického součinu a na základní vstupprvního klopného obvodu typu D, hodinový vstupprvního klopného obvodu typu D tvoří současnědvacátý čtvrtý vstup zapojení, kdežto jeho jednič-kový výstup je připojen na první vstupy prvního ažšestnáctého čtyřvstupového součtově součinovéhohradla a tvoří současně druhý výstup zapojení,výstup prvního čtyřvstupového součtově součino-vého hradla je připojen na vstup prvního invertoru,jehož výstup je připojen na čtvrtý nastavovacívstup prvního pětibitového posuvného registru,výstup druhého čtyřvstupového součtově součino-vého hradla je připojen na vstup druhého inverto-ru, jehož výstup je připojen na třetí nastavovacívstup prvního pětibitového posuvného registru,výstup třetího čtyřvstupového součtově součinové-ho hradla je připojen na vstup třetího invertoru,jehož výstup je připojen na druhý nastavovacívstup prvního pětibitového posuvného registru,výstup čtvrtého čtyřvstupového součtově součino-vého hradla je připojen na vstup čtvrtého inverto- ru, jehož výstup je připojen na první nastavovacívstup prvního pětibitového posuvného registru,pátý J nastavovací vstup prvního pětibitového po-suvného registru je připojen na nulový potenciál,kdežto jeho pátý datový výstup tvoří současněšedesátý čtvrtý výstup zapojení, čtvrtý datovývystup prvního pětibitového posuvného registru jepřipojen na první vstupy prvního a druhého dvou-vstupového obvodu typu negace logického součinus otevřeným kolektorem, na čtvrté nastavovacívstupy osmého, dvanáctého, šestnáctého, dvacáté-ho a dvacátého čtvrtého pětibitového posuvnéhoregistru, dále na pátý nastavovací vstup třicátéhoprvního pětibitového posuvného registru, na sério-vý vstup dat dvacátého osmého pětibitového po-suvného registru a na druhý vstup dvacátéhopátého dvouvstupového obvodu typu negace logic-kého součinu, třetí datový výstup prvního pětibito-vého posuvného registru je připojen na třetí jnastavovací vstupy osmého, dvanáctého, šestnác-tého, dvacátého á dvacátéhočtvrtého pětibitovéhoposuvného registru a na první nastavovací vstuptřicátého prvního pětibitového posuvného registru, ;druhý datový výstup prvního pětibitového posuv-ného registru je připojen na druhé nastavovacívstupy osmého, dvanáctého, šestnáctého, dvacáté- 'ho, dvacátéhočtvrtého a třicátého pětibitovéhoposuvného registru, první datový výstup prvníhopětibitového posuvného registru je připojen naprvní nastavovací vstupy osmého, dvanáctého,šestnáctého, dvacátého, dvacátéhočtvrtého pětibi-tového posuvného registru a na třetí nastavovacívstup dvacátého devátého pětibitového posuvnéhoregistru, nulovací vstupy prvního až čtvrtého pěti-bitového posuvného registru jsou spojeny a tvořísoučasně devadesátýsedmý vstup zapojení, uvol-ňovací vstupy nastavení prvního a druhého pětibi-tového posuvného registru jsou připojeny na vý-stup sedmnáctého invertoru, uvolňovací vstupynastavení třetího a čtvrtého pětibitového posuvné-ho registru jsou připojeny na výstup osmnáctéhoinvertoru, jehož vstup je spojen se vstupem sedm-náctého invertoru a tvoří současně padesátý devátývstup zapojení, sériový vstup dat prvního pětibito-vého posuvného registru tvoří současně osmdesátývstup zapojení, výstup pátého čtyřvstupovéhosoučtově součinového hradla je připojen na vstuppátého invertoru, jehož výstup je připojen načtvrtý nastavovací vstup druhého pětibitovéhoposuvného registru, jehož sériový vstup dat tvořísoučasně sedmdesátýšestý vstup zapojení, výstupšestého čtyřvstupového součtově součinovéhohradla je připojen na vstup šestého invertoru,jehož výstup je připojen na třetí nastavovací vstupdruhého pětibitového posuvného registru, výstupsedmého čtyřvstupového součtově součinovéhohradla je připojen na vstup sedmého invertoru,jehož výstup je připojen na druhý nastavovacívstup druhého pětibitového posuvného registru,výstup osmého čtyřvstupového součtově součino-vého hradla je připojen na vstup osmého invertoru,jehož výstup je připojen na první nastavovací vstup druhého pětibitového posuvného registru, pátýnastavovací vstup druhého pětibitového posuvné-ho registru je připojen na nulový potenciál, kdežtojeho pátý datový výstup tvoří současně šedesátýpá-tý výstup zapojení, čtvrtý datový výstup druhéhopětibitového posuvného registru je připojen naprvní vstupy, třetího a čtvrtého dvouvstupového ,, obvodu typu negace logického součinu s otevře-I ným kolektorem, dále na čtvrté nastavovací vstupy1 sedmého, jedenáctého, patnáctého, devatenácté- ; ho, dvacátéhotřetího a třicátéhoprvního pětibito-vého posuvného registru, dále na druhý vstupdvacátéhočtvrtého dvouvstupového obvodu typunegace logického součinu a na sériový vstup datdvacátéhosedmého pětibitového posuvného regjs-tru, třetí datový výstup druhého pětibitovéííoposuvného registru je připojen na třetí nastavovací ivstupy sedmého, jedenáctého, patnáctého, devatie- jnáctého, dvacátéhotřetího pětibitového posuvné-ho registru, dále na pátý nastavovací vstup třicáté- iho pětibitového posuvného registru, druhý datový \ :> výstup druhého pětibitového posuvného registru jepřipojen na druhé nastavovací vstupy sedmého,jedenáctého, patnáctého, devatenáctého, dvacáté- ihotřetího pětibitového posuvného registru a naprvní nastavovací vstup třicátého pětibitovéhoposuvného registru, první datový výstup druhéhopětibitového posuvného registru je připojen naprvní nastavovací vstupy sedmého, jedenáctého, ipatnáctého, devatenáctého, dvacátéhotřetího pěti-bitového posuvného registru a na druhý nastavova-cí vstup dvacátéhodevátého pětibitového posuvné-ho registru, výstup devátého čtyřvstupového souč-tově součinového hradla je připojen na vstupdevátého invertoru, jehož výstup je připojen načtvrtý nastavovací vstup třetího pětibitového po-suvného registru, výstup desátého čtyřvstupového ; součtově součinového hradla je připojen na vstup' desátého invertoru, jehož výstup je připojen na třetí nastavovací vstup třetího pětibitového posuv- * 1 ' něho registru, výstup jedenáctého čtyřvstupového« součtově součinového hradla je připojen na vstupjedenáctého invertoru, jehož výstup je připojen na druhý nastavovací vstup třetího pětibitového po- suvného registru, výstup dvanáctého čtyřvstupové- 'ho součtově součinového hradla je připojen navstup dvanáctého invertoru, jehož výstup je připo-jen na první nastavovací Vstup třetího pětibitovéhoposuvného registru, pátý nastavovací vstup třetího , pětibitového posuvného registru je připojen nanulový potenciál, kdežto jeho pátý datový výstup. H tvoří současně šedesátýšestý výstup zapojení,čtvrtý datový výstup třetího pětibitového posuvné-i ho registru je připojen na první vstupy pátého i a šestého dvoustopového obvodu typu negace! logického součinu s otevřeným kolektorem, načtvrté nastavovací vstupy šestého, desátého, čtr-náctého, osmnáctého, dvacátéhodruhého pětibito-vého posuvného registru, dále na sériový vstup dat dvacátého šestého pětibitového posuvného regis-; tru, na třetí nastavovací vstup třicátéhoprvního pětibitového posuvného registru a na druhý vstup 209222 dvacátéhotřetího dvouvstupového obvodu typu1 negace logického součinu, třetí datový výstup‘ třetího pětibitového posuvného registru je připo-jen na třetí nastavovací vstupy šestého, desátého,čtrnáctého, osmnáctého, dvacátého druhého pěti-bitového posuvného registru, dále na čtvrtý nasta-vovací vstup třicátého pětibitového posuvnéhoregistru, druhý datový výstup třetího pětibitovéhoposuvného registru je připojen na druhé nastavo-vací vstupy, šestého, desátého, čtrnáctého, osm-náctého, dvacátéhodruhého pětibitového posuv-ného registru a na pátý nastavovací vstup dvacáté-hodevátého pětibitového posuvného registru,první datový výstup třetího pětibitového posuvné-ho registru je připojen na první nastavovací vstupyšestého, desátého, čtrnáctého, osmnáctého, dvacá-téhodruhého a dvacátéhodevátého pětibitovéhoposuvného registru, sériový vstup dat třetího pěti-bitového posuvného registru tvoří současně sedm-desátýdevátý vstup zapojení, výstup třináctéhočtyřvstupového součtově součinového hradla jepřipojen na vstup třináctého invertoru, jehožvýstup je připojen na čtvrtý nastavovací vstupčtvrtého pětibitového posuvného registru, výstupčtrnáctého čtyřvstupového součtově součinového ,hřadla je připojen na vstup čtrnáctého invertoru,jehož výstup je připojen na třetí nastavovací vstupčtvrtého pětibitového posuvného registru, výstuppatnáctého čtyřvstupového součtově součinovéhohradla je připojen na vstup patnáctého invertoru,jehož výstup je připojen na druhý nastavovacívstup čtvrtého pětibitového posuvného registru,výstup šestnáctého čtyřvstupového součtově souči-nového hradla je připojen na vstup šestnáctéhoinvertoru, jehož výstup je připojen na první nasta-vovací vstup čtvrtého pětibitového posuvnéhoi registru, pátý nastavovací vstup čtvrtého pětibito-ί vého posuvného registru je připojen na nulovýpotenciál, kdežto jeho sériový vstup dat tvořísoučasně dvacátýdevátý vstup zapojení, pátý dato-vý výstup čtvrtého pětibitového posuvného regis-' tru tvoří současně šedesátýsedmý výstup, čtvrtý1 datový výstup čtvrtého pětibitového posuvnéhoregistru je připojen na první vstupy sedméhoa osmého dvouvstupového obvodu typu negacelogického součinu s otevřeným kolektorem, načtvrté nastavovací vstupy pátého, devátého, třinác-tého, sedmnáctého, dvacátéhoprvního pětibitové-ho posuvného registru, dále na druhý nastavovacívstup třicátéhoprvního pětibitového posuvnéhoregistru, na sériový vstup dat dvacátého pátéhopětibitového posuvného registru a na druhý vstupdvacátéhodruhého dvouvstupového obvodu typunegace logického součinu, třetí datový výstupčtvrtého pětibitového posuvného registru je připorjen na třetí nastavovací vstupy pátého, devátého,třináctého, sedmnáctého, dvacátéhoprvního a tři-cátého pětibitového posuvného registru, druhýdatový výstup čtvrtého pětibitového posuvnéhoregistru je připojen na druhé nastavovací vstupypátého, devátého, třináctého, sedmnáctého, dva-cátéhoprvního pětibitového posuvného registru, 4 209222 dále na čtvrtý nastavovací vstup dvacátéhodeváté- i [ ho pětibitového posuvného registru, první datovývýstup čtvrtého pětibitového posuvného registru jepřipojen na první nastavovací vstupy pátého,devátého, třináctého, sedmnáctého, dvacátéhoprv-i(ního pětibitového posuvného registru a na druhývstup třetího dvouvstupového obvodu typu negacelogického součinu, druhé vstupy prvního, třetího,pátého a sedmého dvouvstupového obvodu jsouspojeny a tvoří současně dvacátýpátý vstup zapoje-ní, výstup prvního dvouvstupového obvodu typunegace logického součinu s otevřeným kolektorem íje připojen jednak přes druhý odpor na kladný pólzdroje elektrické energie, jednak na výstupy dva-náctého, šestnáctého, dvacátého, dvacátéhočtvrté-ho, dvacátéhoosmého a třicátéhodevátého dvou-vstupového obvodu typu negace logického součinus otevřeným kolektorem a tvoří současně třetívýstup zapojení, výstup druhého dvouvstupovéhoobvodu typu negace logického součinu s otevře-ným kolektorem je připojen jednak přes prvníodpor na kladný pól zdroje elektrické energie,jednak na výstup třicátého druhého dvouvstupové- 'ho obvodu typu negace logického součinu s otevře-^ !ným kolektorem a tvoří současně čtvrtý výstup ;zápojem, výstup třetího dvouvstupového obvodutypu negace logického součinu s otevřeným kolek-torem je připojen jednak přes čtvrtý odpor nakladný pól zdroje elektrické energie, jednak naVýstup jedenáctého, patnáctého, devatenáctého,Ídvacátéhotřetího, dvacátéhosedmého a třicátého-osmého dvouvstupového obvodu typu negace lo- jgického součinu s otevřeným kolektorem a tvoří/1současně sedmý výstup zapojení, výstup čtvrtéhoidvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem je připojen jed-nak na výstup třicátéhoprvního dvouvstupovéhoj obvodu typu negace logického součinu s otevře-Jným kolektorem, jednak přes třetí odpor na kladný: pól Jzdroje elektrické energie a tvoří současně osmývýstup zapojení, výstup pátého dvouvstupovéhoobvodu typu negace logického součinu s otevře-ným kolektorem je připojen jednak přes šestýodpor na kladný pól zdroje elektrické energie,jednak na výstup desátého, čtrnáctého, osmnácté-ho, dvacátéhodruhého, dvacátéhošestého a třicáté-hosedmého dvouvstupového obvodu typu negacelogického součinu s otevřeným kolektorem a tvořísoučasně devátý výstup zapojení, výstup šestéhodvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem je připojen jed-nak přes pátý odpor na kladný pól zdroje elektrickéenergie, jednak na třicátý dvouvstupový obvodtypu negace logického součinu s otevřeným kolek-torem a tvoří současně desátý výstup zapojení,výstup sedmého dvouvstupového obvodu typunegace logického součinu s otevřeným kolektoremje připojen jednak přes osmý odpor na kladný pólzdroje elektrické energie, jednak na výstup deváté-ho, třináctého, sedmnáctého, dvacátéhoprvního,dvacátéhopátého a třicátéhošestého dvouvstupo-vého obvodu typu negace logického součinu s ote- zapojení, výstup osmého dvouvstupového obvodu typu negace logického součinu je připojen jednakpřes sedmý odpor na kladný pól zdroje elektrickéenergie, jednak na výstup dvacátéhodevátéhodvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem a tvoří současněčtrnáctý výstup zapojení, nulovací vstupy pátého,šestého, sedmého a osmého pětibitového posuvné-ho registru jsou spojeny a tvoří současně dvacátýšestý vstup zapojení, hodinové vstupy pátého ažosmého pětibitového posuvného registru jsou spo-jeny a tvoří současně dvacátýsedmý vstup zapojení,uvolňovací vsťupy nastavení pátého a šestéhopětibitového posuvného registru jsou připojeny navýstup dvacátéhoprvního invertoru, uvolňovacívstupy nastavení sedmého a osmého pětibitovéhoregistru jsou připojeny na výstup dvacátéhodruhé-ho invertoru, jeho vstup je spojen se vstupemdvacátéhoprvního invertoru a tvoří současně dva-cátýosmý vstup zapojení, první datový výstuppátého pětibitového posuvného registru tvoří sou-časně šestnáctý výstup zapojení, čtvrtý datovývýstup pátého pětibitového posuvného registru jepřipojen na sériový vstup dat pátého pětibitovéhoposuvného registru a na první vstup devátéhodvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem, Čtvrtý datovývýstup šestého pětibitového posuvného registru jepřipojen na sériový vstup dat šestého pětibitovéhoposuvného registru a na první vstup desátéhodvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem, čtvrtý datovývstup sedmého pětibitového posuvného registru jepřipojen na sériový vstup dat sedmého pětibitové-ho posuvného registru a na první vstup jedenácté-ho dvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem, čtvrtý datovývýstup osmého pětibitového posuvného registru jepřipojen na sériový vstup dat osmého pětibitovéhoposuvného registru a na první vstup dvanáctéhodouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem a tvoří současněpatnáctý výstup zapojení, druhé vstupy devátéhoaž dvanáctého dvouvstupového klopného obvodu,typu negace logického součinu s otevřeným kolek-torem jsou spojeny a tvoří současně třicátý vstupzapojení, uvolňovací vstupy nastavení devátéhoa desátého pětibitového posuvného registru jsoupřipojeny na výstup dvacátého třetího invertoru,uvolňovací vstupy nastavení jedenáctého a dvanác-tého pětibitového posuvného registru jsou připoje-ny na výstup dvacátéhočtvrtého invertoru, jehožvstup je připojen na vstup dvacátého třetíhoinvertoru a tvoří současně třicátýtřetí vstup zapoje-ní, nulovací vstupy devátého až dvanáctého pětibi-tového posuvného registru jsou spojeny a tvořísoučasně třicátýprvní vstup zapojení, hodinovévstupy devátého až dvanáctého pětibitového po-suvného registru jsou spojeny a tvoří současněj třicátý druhý vstup zapojení, první datový výstup| devátého pětibitového posuvného registru tvoří ί současně sedmnáctý výstup zapojení, čtvrtý datový! výstup devátého pětibitového posuvného registruje připojen na sériový vstup dat devátého pětibito-vého posuvného registru a na první vstup třinácté-ho dvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem, čtvrtý datovývýstup desátého pětibitového posuvného registruje připojen na sériový vstup dat desátého pětibito-vého posuvného registru a na první vstup čtrnácté-ho dvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem, čtvrtý datovývýstup jedenáctého pětibitového posuvného regis-tru je připojen na sériový vstup dat jedenáctéhopětibitového posuvného registru a na první vstuppatnáctého dvouvstupového obvodu typu negacelogického součinu s otevřeným kolektorem, čtvrtýdatový výstup dvanáctého pětibitového posuvnéhoregistru je připojen na sériový vstup dat dvanácté-ho pětibitového posuvného registru a na prvnívstup šestnáctého dvouvstupového obvodu typu • negace logickéhoisoučinus otevřeným kolektorem,druhé vstupy třiriáctého až šestnáctého dvouvstu-pového obvodu typu negace logického součinus otevřeným kolektorem jsou spojeny a tvoří.•současně třicátýosmý vstup zapojení, uvolňovacívstupy nastavení třináctého a čtrnáctého pětibito-i vého posuvného registru jsou připojeny na výstup ! dvacátéhopátého invertoru, uvolňovací vstupy na-! stavení patnáctého a šestnáctého pětibitového; posuvného registru jsou připojeny na výstup dva-cátého šestého invertoru, jehož vstup je spojen sevstupem dvacátéhopátého invertoru a tvoří součas-ně třicátýšestý vstup zapojení, nulovací vstupytřináctého až šestnáctého pětibitového posuvnéhoregistru jsou spojeny a tvoří současně třicátýčtvrtývstup zapojení, hodinové vstupy třináctého a šest-náctého pětibitového posuvného registru jsou spo- I jeny a tvoří současně třicátýpátý vstup zapojení,první datový výstup třináctého pětibitového posuv-ného registru tvoří současně osmnáctý výstupzapojení, kdežto jeho druhý datový výstup tvořísoučasně devatenáctý výstup zapojení, třetí datovývýstup třináctého pětibitového posuvného registru! I tvoří současně dvacátý výstup zapojení, kdežtoi jeho čtvrtý datový výstup je připojen na sériovývstup dat třináctého pětibitového posuvného regis-tru a na první vstup sedmnáctého dvouvstupového : obvodu typu negace logického součinu s otevře-ným kolektorem a tvoří současně dvacátýprvníi výstup zapojení, první datový výstup čtrnáctéhoi pětibitového posuvného registru tvoří současněi dvacátý druhý výstup zapojení, kdežto jeho druhýdatový výstup tvoří současně dvacátý třetí výstupzapojení, třetí datový výstup čtrnáctého pětibito-vého posuvného registru tvoří současně dvacátýčtvrtý výstup zapojení, kdežto jeho čtvrtý datovývýstup je připojen na sériový vstup dat čtrnáctéhopětibitového posuvného registru a na první vstuposmnáctého dvouvstupového obvodu typu negacelogického součinu s otevřeným kolektorem a tvoří: současně dvacátýpátý výstup zapojení, první dato-vý výstup patnáctého pětibitového posuvného re- 209222 gistru tvoří současně dvacátýšestý výstup zapojení,kdežto jeho druhý datový výstup tvoří současněi dvacátýsedmý výstup zapojení, třetí datový výstupj patnáctého pětibitového posuvného registru tvoříj současně dvacátýosmý výstup zapojení, kdežto| jeho čtvrtý datový výstup je připojen na sériový,vstup dat patnáctého pětibitového posuvného re-·! gistru a na první vstup devatenáctého dvouvstupo-Í vého obvodu typu negace logického součinu s ote-vřeným kolektorem a tvoří současně dvacátý devátýí výstup zapojení, první datový výstup šestnáctéhopětibitového posuvného registru tvoří současněI třicátý výstup zapojení, kdežto jeho druhý datovývýstup tvoří současně třicátýprvní výstup zapojení,třetí datový výstup šestnáctého pětibitového po-suvného registru tvoří současně třicátýdruhý vý-stup zapojení, kdežto jeho čtvrtý datový výstup je; připojen na sériový vstup dat šestnáctého pětibito-• vého posuvného registru a na první vstup dvacáté-ho dvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem a tvoří současnětřicátýtřetí výstup zapojení, druhé vstupy sedm-náctého až dvacátého dvouvstupového obvodutypu negace logického součinu s otevřeným kolek-torem jsou spojeny a tvoří současně třicátýsedmývstup zapojení, uvolňovací vstupy nastavení sedm-náctého a osmnáctého pětibitového posuvnéhoregistru jsou připojeny na výstup dvacátéhošestéhoinvertoru, uvolňovací vstupy nastavení devatenác-tého a dvacátého pětibitového posuvného registrujsou připojeny na výstup dvacátéhosedmého inver-toru, jehož vstup je připojen na vstup dvacátého-šestého invertoru a tvoří současně čtyřicátýprvnívstup zapojení, nulovací vstupy sedmnáctého aždvacátého pětibitového posuvného registru jsouspojeny a tvoří současně třicátýdevátý vstup zapo-jení, hodinové vstupy sedmnáctého až dvacátéhopětibitového posuvného registru jsou spojenyi a tvoří současně čtyřicátý vstup zapojení, prvnídatový výstup sedmnáctého pětibitového posuvné-ho registru tvoří současně pátý výstup zapojení,kdežto jeho druhý datový výstup tvoří současně: šéstý výstup zapojení, třetí datový výstup sedmnác-! tého pětibitového posuvného registru tvoří součas-ί ně jedenáctý výstup zapojení, kdežto jeho čtvrtýdatový výstup je připojen na sériový vstup datsedmnáctého pětibitového posuvného registru a napírvní vstup dvacátéhoprvního dvouvstupového ob-! vodu typu negace logického součinu s otevřeným! kolektorem a tvoří současně dvanáctý výstup• zapojení, první datový výstup osmnáctého pětibi-tového posuvného registru tvoří současně třicátý-čtvrtý výstup zapojení, kdežto jeho druhý datovývýstup tvoří současně třicátýpátý výstup zapojení,třetí datový výstup osmnáctého pětibitového po-suvného registru tvoří současně třicátýšestý výstupzapojení, kdežto jeho čtvrtý datový výstup jepřipojen na sériový vstup dat osmnáctého pětibito-vého posuvného registru a na první vstup dvacáté-hodruhého dvouvstupového obvodu typu negacelogického součinu s otevřeným kolektorem a tvoří! současně třicátýsedmý výstup zapojení, první dato- 209222 vý výstup devatenáctého pětibitového posuvnéhoregistru tvoří současně třicátýosmý výstup zapoje-ní, kdežto jeho druhý datový výstup tvoří současně jtřicátýdevátý výstup zapojení, třetí datový výstup,devatenáctého pětibitového posuvného registAi jtvoří současně Čtyřicátý výstup zapojení, kdežto řjeho čtvrtý datový výstup je připojen na sériovývstup dat devatenáctého pětibitového posuvného |registru a na první vstup dvacátéhotřetího dvou-vstupového obvodu typu negace logického součinus otevřeným kolektorem a tvoří současně čtyřicátý-první výstup zapojení, první datový výstup dvacá-tého pětibitového posuvného registru tvoří součas-ně čtyřicátýdruhý výstup zapojení, kdežto jehodruhý datový výstup tvoří současně čtyřicátýtřetí ivýstup zapojení, třetí datový výstup dvacátéhopětibitového posuvného registru tvoří současně ;čtyřicátýčtvrtý výstup zapojení, kdežto jeho čtvrtýdatový výstup je připojen na sériový vstup dat jdvacátého pětibitového posuvného registru a na iprviií vstup dvacátéhočtvrtého dvouvstupovéhoobvodu typu negace logického součinu s otevře- ;ným kolektorem a tvoří současně čtyřicátýpátývýstup zapojení, druhé vstupy dvacátéhoprvníhoaž dvacátéhočtvrtého dvouvstupového obvodu ty-pu negace logického součinu s otevřeným kolekto-rem jsou spojeny a tvoří současně čtyřicátýdruhývstup zapojení, uvolňovací vstupy nastavení dvacá-'téhoprvního a dvacátéhodruhého pětibitového po-:suvného registru jsou připojeny na výstup dvacáté-hoosmého invertoru, uvolňovací vstupy nastavení·dvacátéhotřetího a dvacátéhočtvrtého pětibitové^ho posuvného registru jsou připojeny na výstupdvacátéhodevátého invertoru, jehož vstup je spo- ίjen s dvacátýmosmým invertorem a tvoří současněčtyřicátýpátý vstup zapojení, nulovací vstupy dva-cátéhoprvního až dvacátéhočtvrtého pětibitovéhoposuvného registru jsou spojeny a tvoří současněčtyřicátýtřetí vstup zapojení, hodinové vstupy dva-cátéhoprvního až dvacátéhočtvrtého pětibitovéhoposuvného registru jsou spojeny a tvoří současněčtyřicátýčtvrtý vstup zapojení, čtvrtý datový výstupdvacátéhoprvního pětibitového posuvného regis-tru je připojen na sériový vstup dat dvacátéhoprv-ního pětibitového posuvného registru a na prvnídvacátéhopátého dvouvstupového obvodu typunegace logického součinu s otevřeným kolektore míčtvrtý datový výstup dvacátéhodruhého pětibitq-vého posuvného registru je připojen na seriovjývstup dat dvacátéhodruhého pětibitového posuv-ného registru a na první vstup dvacátéhošestétíódvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem, čtvrtý datovývýstup dvacátéhotřetího pětibitového posuvnéhoregistru je připojen na sériový vstup dat dvacáté-hotřetího pětibitového posuvného registru a naprvní vstup dvacátéhosedmého dvouvstupovéhoobvodu typu negace logického součinu s otevře-ným kolektorem, čtvrtý datový výstup dvacátého-čtvrtého pětibitového posuvného registru je připo-jen na sériový vstup dat a na první vstup dvacátého-osmého dvouvstupového obvodu typu negace lo- gického součinu s otevřeným kolektorem, druhévstupy dvacátéhopátého až dvacátéhoosméhodvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem jsou spojenya tvoří současně čtyřicátýšestý vstup zapojení,-uvolňovací vstupy nastavení dvacátéhopátéhoa dvacátéhošestého pětibitového posuvného regis-tru jsou připojeny na výstup třicátého invertoru,uvolňovací vstupy nastavení dvacátéhosedméhoa dvacátéhoosmého pětibitového posuvného regis- .tru jsou připojeny na výstup třicátéhoprvňího 'invertoru, jehož vstup je spojen se vstupenitřicáté-ho invertoru a připojen na výstup druhého třívstu- ípového obvodu typu negace logického součinu, Ijehož první vstup tvoří současně čtyřicátýosmývstup zapojení a jehož druhý vstup tvoří současněčtyřicátýdevátý vstup zapojení, třetí vstup druhéhoa první vstup třetího třívstupového obvodu typunegace logického součinu jsou spojeny a tvořísoučasně padesátý vstup zapojení, druhý vstuptřetího třívstupového obvodu typu negace logické-ho součinu tvoří současně padesátýprvní vstupzapojení, kdežto jeho třetí vstup tvoří současněpadesátýdruhý vstup zapojení, výstup třetího tří-vstupového obvodu typu negace logického součinu >je připojen na nulovací vstupy dvacátéhopátého aždvacátéhoosmého pětibitového posuvného regis-tru, hodinové vstupy dvacátéhopátého až dvacáté-hoosmého pětibitového posuvného registru jsouspojeny a tvoří současně čtyřicátýsedmý vstup,první nastavovací vstup dvacátého pátého pětibito-vého posuvného registru tvoří současně padesátý-*čtvrtý vstup zapojení, kdežto jeho druhý nastavo-vací vstup je připojen na druhý vstup šestého!;třívstupového obvodu typu negace logického sou-jčjnu a na první vstup dvacátéhoprvního dvouvstu-píového obvodu typu negace logického součinua tvoří současně padesátýpátý vstup zapojení, třetínastavovací vstup dvacátéhopátého pětibitovéhoposuvného registru tvoří současně padesátýšestý :vfctup zapojení, kdežto jeho čtvrtý nastavovacívstup tvoří současně padesátýsedmý vstup zapojeníaj jeho čtvrtý datový výstup je připojen na prvnívstup dvacátéhodevátého dvouvstupového obvodutypu negace logického součinu s otevřeným kolek-torem, druhý nastavovací vstup dvacátého šestéhopětibitového posuvného registru je připojen naprvní vstup čtvrtého třívstupového obvodu typunegace logického součinu, dále na druhý vstup Idvacátého prvního dvouvstupového obvodu typu 'negace logického součinu a tvoří současně šedesátývsjup zapojení, kdežto jeho třetí nastavovací vstuptvoří současně šedesátýprvní vstup zapojení a jeho !čtvrtý nastavovací vstup tvoří současně šedesátý- ;driuhý vstup zapojení, přičemž jeho čtvrtý datovývýstup je připojen na první vstup třicátého dvou-vstupového obvodu typu negace logického součinus otevřeným kolektorem, první nastavovací vstupdvacátéhosedmého pětibitového posuvného regis-tru tvoří současně šedesátýtřetí vstup zapojení,kdežto jeho druhý nastavovací vstup tvoří současněšedesátýčtvrtý vstup zapojení a jeho třetí nastavo- vací vstup tvoří současně šedesátýpátý vstup zapo-jení, čtvrtý nastavovací vstup dvacátéhosedméhopětibitového posuvného registru tvoří současněšedesátýšestý vstup zapojení, kdežto jeho čtvrtýdatový výstup je připojen na první vstup třicátého-prvního dvouvstupového obvodu typu negace lo-gického součinu s otevřeným kolektorem, prvnínastavovací vstup dvacátéhoosmého pětibitovéhoposuvného registru tvoří současně šedesátýsedmývstup zapojení, kdežto jeho druhý nastavovacívstup tvoří současně šedesátýosmý vstup zapojenía jeho. třetí nastavovací vstup tvoří současněšedesátýdevátý vstup zapojení, čtvrtý nastavovacívstup dvacátéhoosmého pětibitového posuvnéhoregistru tvoří současně sedmdesátý vstup zapojení,kdežto jeho čtvrtý datový výstup je připojen naprvní vstup třicátéhodruhého dvouvstupového ob-vodu typu negace logického součinu s otevřenýmkolektorem, druhý vstup čtvrtého třívstupovéhoobvodu typu negace logického součinu je připojenna první vstup pátého třívstupového obvodu typunegace logického součinu a tvoří současně sedmde-sátýsedmý vstup zapojení, kdežto jeho výstup jepřipojen na vstup třicátéhopátého invertoru, jehožvýstup je připojen na druhý vstup třicátéhotřetíhbdvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem a na vstupyprvního až čtvrtého invertoru s otevřeným kolekto-rem, výstup prvního invertoru s otevřeným kolek-torem je připojen na výstup dvacátéhodevátéhoobvodu typu negace logického součinu s otevře-ným kolektorem, výstup druhéhó invertoru s otev-í řeným kolektorem je připojen ría výstup třicátéhodvouvstupového obvodu tjrpu negace logickéhosoučinu s otevřeným kolektorem, výstup třetíhoinvertoru s otevřeným kolěktorem je připojen navýstup třicátéhoprvního dvouvstupového obvodutypu negace logického součinu s otevřeným kolek-torem, výstup čtvrtého invertoru s otevřenýmkolektorem je připojen na výstup třicátéhodruhé-ho dvouvstupového obvodu typu negace logickéhpsoučinu s otevřeným kolektorem, druhý vstuppátého třívstupového obvodu typu negace logické-ho součinu je připojen na první vstup šestéhoi třívstupového obvodu typu negace logického sou-! činu a tvoří současně sedmdesátýosmý vstup zapo-jení, kdežto jeho výstup je připojen na vstuptřicátéhošestého invertoru, jehož výstup je připo- jen na druhý vstup třicátéhočtvrtého dvouvstupo- ívého obvodu typu negace logického součinu, vý- j stup šestého třívstupového obvodu typu negace !l· logického součinu je připojen na vstup třicátého-í sedmého invertoru, jehož výstup je připojen na vstup pátého invertoru s otevřeným kolektorema na druhé vstupy druhého, čtvrtého, šestého j i a osmého dvouvstupového obvodu typu negace .i logického součinu s otevřeným kolektorem, výstup 'dvacátéhoprvního dvouvstupového obvodu typunegace logického součinu je připojen na prvnívstup dvacátého dvouvstupového obvodu typunegace logického součinu, jehož výstup je připojenna první vstup třicátéhopátého dvouvstupového 209222 obvodu typu negace logického součinu s otevře-ným kolektorem a na druhé vstupy dvacátéhodevá-tého až třicátéhodruhého dvouvstupového obvodutypu negace logického součinu s otevřeným kolek-torem, výstupy třicátéhotřetího až třicátéhopátéhodvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem a výstup pátéhoinvertoru s otevřeným-kolektorem jsou spojenya připojeny jednak přes dvacátý pátý odpor nakladný pól zdroje elektrické energie, jednak nazákladní vstup druhého klopného obvodu typu D,jehož nulový výstup je připojen na první vstuptřicátéhotřetího dvouvstupového obvodu typu ne-gace logického součinu s otevřeným kolektorem,na sériový vstup dat dvacátéhodevátého pětibito-vého posuvného registru, na čtvrtý vstup šestnácté-ho čtyřvstupového součtově součinového hradlaa na první vstup dvouvstupového obvodu typu inegace logického součinu, hodinový vstup druhéhoklopného obvodu typu D je připojen na hodinovévstupy dvacátéhodevátého až třicátéhoprvního pě-tibitového posuvného registru a tvoří současněpadesátýtřetí vstup zapojení, nulovací vstupy dva-cátéhodevátého až třicátéhoprvního pětibitovéhoposuvného registru jsou spojeny a připojeny nanastavovací vstup druhého klopného obvodu typuD a tvoří současně padesátýosmý vstup zapojení,vstupy třicátéhodruhého a třicátéhotřetího inver-toru jsou spojeny a tvoří současně sedmdesátýprv-ní vstup zapojení, výstup třicátéhodruhého inver-itoru je připojen jednak na první vstup třetíhojdvouvstupového obvodu typu negace logickéhosoučinu, jehož výstup je připojen na nulovací vstupdruhého klopného obvodu typu D, jednak naíivolňovací vstup nastavení dvacátéhodevátého pě-tibitového posuvného registru, výstup třicátéhotře-tího invertoru je připojen na uvolňovací vstupytřicátého a třicátéhoprvního pětibitového posuv-ného registru, první datový výstup dvacátéhodevá-tého pětibitového posuvného registru je připojenna čtvrtý vstup dvanáctého čtyřvstupového součto-vě součinového hradla a na první vstup pátéhodvouvstupového obvodu typu negace logickéhosoučinu, jehož výstup tvoří současně čtyřicátýdevá-tý výstup zapojení, výstup čtvrtého dvouvstupové-ho obvodu typu negace logického součinu tvořísoučasně čtyřicátýosmý výstup zapojení, druhýdatový výstup dvacátéhodevátého pětibitovéhoposuvného registru je připojen na čtvrtý vstuposmého čtyřvstupového součtově součinovéhohradla a na první vstup šestého dvouvstupovéhoóbvodu typu negace logického součinu, jehožvýstup tvoří současně padesátý výstup zapojení,třetí datový výstup dvacátéhodevátého pětibitové-ho posuvného registru je připojen na čtvrtý vstupčtvrtého součtově součinového hradla a na prvnívstup sedmého dvouvstupového obvodu typu ne-gace logického součinu, jehož výstup tvoří součas-ně padesátýprvní výstup zapojení, čtvrtý datovývýstup dvacátéhodevátého pětibitového posuvné-ho registru je připojen na čtvrtý vstup patnáctéhočtyřvstupového součtově součinového hradla a na 209222......? ....... ...- | první vstup osmého dvouvstupového obvodu typu ίnegace logického součinu, jehož výstup tvoří sou-časně padesátýdruhý výstup zapojení, pátý datový ;výstup dvacátéhodevátého pětibitového posuvné-ho registru je připojen na čtvrtý vstup jedenáctého ]čtyřvstupového součtově součinového hradla, nasériový vstup dat třicátého pětibitového posuvnéhoregistru a na první vstup devátého dvouvstupovéhoobvodu typu negace logického součinu, jehožvýstup tvoří současně padesátýtřetí výstup zápoje-ní, první datový výstup třicátého pětibitovéhoposuvného registru je připojen na čtvrtý vstupsedmého součtově součinového hradla a na prvnívstup desátého dvouvstupového obvodu typu ne-gace logického součinu, jehož výstup tvoří součas-ně padesátýčtvrtý výstup zapojení, druhý datdyývýstup třicátého pětibitového posuvného registruje připojen na čtvrtý vstup třetího čtyřvstupovéhosoučtově součinového hradla a na první vsťbpjedenáctého dvouvstupového obvodu typu neg^áfelogického součinu, jehož výstup tvoří součastjppadesátýpátý výstup zapojení, třetí datový výsrnp'třicátého pětibitového posuvného registru je při-pojen na čtvrtý vstup čtrnáctého čtyřvstupovéjiosoučtově součinového hradla a na první vštip (dvanáctého dvouvstupového obvodu typu negacelogického součinu, jehož výstup tvoří současně-ípadesátýšestý výstup zapojení, čtvrtý datový vý-f'stup třicátého pětibitového posuvného registru i je i ·připojen na čtvrtý vstup desátého čtyřvstupového1součtově součinového hradla a na první vsrtvpJ^třináctého dvouvstupového obvodu typu negacelogického součinu, jehož výstup tvoří současné í, padesátýsedmý výstup zapojení, pátý datový Vw,stup třicátého pětibitového posuvného registru j«-připojen na čtvrtý vstup šestého čtyřvstupovéhosoučtově součinového hradla, na sériový vstup dántřicátéhoprvního pětibitového posuvného registrui a na první vstup čtrnáctého dvouvstupového obvct-du typu negace logického součinu, jehož výstuptvoří současně padesátýosmý výstup zapojení,první datový výstup třicátéhoprvního pětibitovéhpposuvného registru je připojen na čtvrtý vstupdruhého čtyřvstupového součtově součinovéhohradla a na první vstup patnáctého dvouvstupové-ho obvodu typu negace logického součinu, jehož :výstup tvoří současně padesátýdevátý výstup zapo-jení, druhý datový výstup třicátéhoprvního pětibi- itového posuvného registru je připojen na čtvrtý Ivstup třináctého čtyřvstupového součtově součino-vého hradla a na první vstup šestnáctého dvouvstu-pového obvodu typu negace logického součinu, íjehož výstup tvoří současně šedesátý výstup zapo-jení, třetí datový výstup třicátéhoprvního pětibito-vého posuvného registru je připojen na čtvrtý vstupdevátého čtyřvstupového součtově součinovéhohradla a na první vstup sedmnáctého dvouvstupo- |í vého obvodu typu negace logického součinu, jehožvýstup tvoří současně šedesátýprvní výstup zapoje-ní, čtvrtý datový výstup třicátéhoprvního pětibito-vého posuvného registru je připojen na čtvrtý vstuppátého čtyřvstupového součtově součinového hradla a na první vstup osmnáctého dvouvstupové-hoobvodu typu negace logického součinu, jehožvýstup tvoří současně šedesátýdruhý výstup zapo-jení, pátý datový výstup třicátéhoprvního pětibito- vého posuvného registru je připojen na druhýij vstup; třicátéhopátého dvouvstupového obvodutypu negace logického součinu s otevřeným kolek-torem, na čtvrtý vstup prvního čtyřvstupovéhosoučtově součinového hradla a na první vstupdevatenáctého dvouvstupového obvodu typu ne-gace logického součinu, jehož výstup tvoří součas-ně šedesátýtřetí výstup zapojení, druhý vstup čtvrtého dvouvstupového obvodu typu negacelogického součinu je připojen přes devátý odpor nakladný pól zdroje elektrické energie a tvoří součas-ně osmdesátýprvní vstup zapojení, druhý vstuppátého dvouvstupového obvodu typu negace logic-kého součinu je připojen přes desátý odpor nakladný pól zdroje elektrické energie a tvoří součassně osíhdesátýdruhý vstup zapojení, druhý vstupšestého dvouvstupového obvodu typu negace lo-gického součinu je připojen přes jedenáctý odporna kladný pól'zdroje elektrické energie a tvořísoučasně osmdésátýtřetí vstup zapojení, druhývstup sedmého dvouvstupového obvodu typu ne-gace logického součinu je připojen přes dvanáctýodpor na kladný pól zdroje elektrické energie-a tvoří současně osmdesátýčtvrtý vstup zapojenýdruhý vstup osmého dvouvstupového obvodu typunegace logického součinu je připojen přes třináctýodpor na kladný pól zdroje elektrické energiea tvoří současně osmdesátýpátý vstup zapojení,druhý vstup devátého dvouvstupového obvodutypu negace logického součinu je připojen přesČtrnáctý odpor na kladný pól zdroje elektrickéenergie a tvoří současně osmdesátýšestý vstupzapojení, druhý vstup desátého dvouvstupovéhoobvodu typu negace logického součinu je připojenpřes patnáctý odpor na kladný pól zdroje elektric- iké energie a tvoří současně osmdesátýsedmý vstupzapojení, druhý vstup jedenáctého dvouvstupové-1ho obvodu typu negace logického součinu jepřipojen přes šestnáctý odpor na kladný pól zdrojeelektrické energie a tvoří současně osmdesátýosmývstup zapojení, druhý vstup dvanáctého dvouvstu-pového obvodu typu negace logického součinu jepřipojen přes sedmnáctý odpor na kladný pólzdroje elektrické energie a tvoří současně osmde-sátýdevátý vstup zapojení, druhý vstup třináctéhodvouvstupového obvodu typu negace logickéhosoučinu je připojen přes osmnáctý odpor na kladnýpól zdroje elektrické energie a tvoří současnědevadesátý vstup zapojení, druhý vstup čtrnáctéhodvouvstupového obvodu typu negace logickéhosoučinu je připojen přes devatenáctý odpor nakladný pól zdroje elektrické energie a tvoří součas-ně devadesátýprVní vstup zapojení, druhý vstuppatnáctého dvouvstupového obvodu typu negacelogického součinu je připojen přes dvacátý odporna kladný pól zdroje elektrické energie a tvořísoučasně devadesátýdruhý vstup zapojení, druhývstup šestnáctého dvouvstupového obvodu typu negace logického součinu je připojen přes dvacátý-1,první odpor na kladný pól zdroje elektrické energie jj a tvoří současně devadesátýtřetí vstup zapojení,!druhý vstup sedmnáctého dvouvstupového obvodu ’ ! typu negace logického součinu je připojen přesdvacátýdruhý odpor na kladný pól zdroje elektric-ké energie a tvoří současně devadesátýčtvrtý vstupzapojení, druhý vstup osmnáctého dvouvstupové-ho obvodu typu negace logického součinu jepřipojen přes dvacátýtřetí odpor na kladný pól' zdroje elektrické energie a tvoří současně devade-ΐ sátýpátý vstup zapojení, druhý vstup devatenácté-ho dvouvstupového obvodu typu negátíe logickéhoSoučinu je připojen přes dvacátýčtvrtý odpor na ' kladný pól zdroje elektrické energie a tvoří součas-ně devadesátýšestý vstup zapojení, druhé vstupy [ třicátéhošestého až třicátéhodevátého dvouvstu-1 pového obvodu typu negace logického součinus otevřeným kolektorem jšou spojeny a tvoří ' současně sedmdesátýdruhý vstup zapojení, nasta-vovací vstupy třetího až šestého klopného obvodlitypu D jsou spojeny a tvoří současně sedmdesátýmtřetí vstup zapojení, kdežto jejich základní vstupy j | jsou připojeny na kladný pól zdroje elektrickéj éneijgie a jejich hodinové vstupy jsou spojenysoučasně- tvoří sedmdesátýčtvrtý vstup zapojení,i nulový Výstup třetího klopného obvodu typu D jepřipojen na první vstup třicátéhošestého dvouvstu-jpového obvodu typu negace' logického součinu ' s’ otevřeným kolektorem, kdežto jeho nulovací.Vstup je připojen na výstup dvacátéhodruhéhodvouvstupového obvodu typu negace logickéhosoučinu, nulový výstup čtvrtého klopného obvodutypu D je připojen na první vstup třicátéhosedmé-ho dvouvstupového obvodu typu negace logickéhosoučinu s otevřeným kolektorem, kdežto jeho ' nulovací vstup je připojen na výstup dvacátéhotřetího dvouvstupového obvodu typu negace logic-kého součinu, nulový výstup pátého klopnéhoobvodu typu D je připojen na první vstup třicáté-hoosmého dvouvstupového obvodu typu negacelogického součinu s otevřeným kolektorem, kdežtojeho nulovací vstup je připojen na výstup dvacáté-hočtvrtého dvouvstupového obvodu typu negacelogického součinu, jedničkový výstup šestéhoi klopného obvodu typu D tvoří současně čtyřicátý-ř šestý výstup zapojení, nulovací vstup šestého klop- h ríého obvodu typu D je připojen na výstup dvacáté- ihopátého dvouvstupového obvodu typu negace 'logického součinu, kdežto jeho nulový výstup je'připojen na první vstup třicátéhočtvrtého dvou-vstupového obvodu typu negace logického součinu; ; s otevřeným kolektorem, na první vstup třicátého-devátého dvouvstupového obvodu typu negacelogického součinu s otevřeným kolektorem a tvoří isoučasně čtyřicátýsedmý výstup zapojení, vstup,třicátéhočtvrtého invertoru tvoří současně sedm- Iidesátýpátý vstup zapojení, kdežto jeho výstup je !připojen na první vstupy dvacátéhodruhého ažjdvacátéhopátého dvouvstupového obvodu typunegace logického součinu. ' ' Zapojením procesoru pro inteligentní terminál 209222 {podle vynálezu se dosáhne maximálního sníženíí počtu prvků procesoru, přičemž se dociluje řadydalších výhod. Za prvé, zapojení registrů procesoruumožňuje posuv registrů po čtyřbitových sběrni-cích přes aritmetickou a logickou jednotku a pošestnáctibitové sběrnici vzájemně mezi sebou, cožmá za následek pronikavé snížení nutných obvodůjak v aritmetické jednotce, která je čtyřbitová,například podle čs. autorského osyědčení č.209221, tak i ve vlastních obvodech řízeni ctyřbito-vých sběmic. Za druhé se umožní jednoduchéprovádění přímých dekadických operacích v arit-metické jednotce. Za třetí se dosáhne velké rych-losti přesuvu dat mezi registry, neboť tyto přesuvyprobíhají po šestnáctibitové sběrnici. Uvedenýchvlastností se dosáhne tím, že časový cyklus proce-soru je rozdělen na šest časových intervalů, z nichžv prvních čtyřech časových intervalech jsou ovládá-ny dvě čtyřbitové sběrnice a současně posuvregistrů procesoru o mikroprogramem volitelnýpočet bitů a v posledních dvou časových interva-lech je řízena jedna šestnáctibitová sběrnice, kteráumožňuje paralelní přenos mezi registry proceso-ru. Uvedených vlastností je dále dosaženo využitímpracovních registrů procesoru pro serio-paralelnípřevod a pro přepínání šestnáctibitové sběrnice,čímž odpadají složité multiplexory této sběrnice.Datový registr T2 je kromě styku s pamětívyužíván pro funkce jednobitových posuvů, rotacía cyklických rotací přes jeden bit přenosového )' registru, což dále vede ke zvýšení výkonu proceso-{ ru za současného zjednodušení zapojení proce-{ soru. ! Příklad zapojení procesoru pro inteligentní ter-| minál podle vynálezu je znázorněn schematicky naí připojených výkresech, na nichž, obr. la předsta-| vuje zapojení pracovního registru R 1, obr. 1b{ zapojení pracovního registru R 2, obr. lc zapojení! adresového registru R 3, obr. Id zapojení registru{podmínky Q, obr. le zapojení Čítače makroin-strukcí P, obr. lf zapojení registru konstanty K,{obr. lg, h zapojení akumulátoru TI, ojbr. li,jzapojení registru T 2, obr. lk zapojení registru E,obr. 2 schéma pětibitového posuvného registru,obr. 3 skladbu mikroinstrukce a obr. 4 časový diagram řízení procesoru,_________________________________________________ í Druhý vstup prvního čtyřvstupového součtově { součinového hradla SSHC1 pro datový signál DAT(O) tvoří současně první vstup 01 zapojení,připojitelný na neznázoměnou hlavní paměť, kdež-to jeho třetí vstup pro signál T2D0T1 je připojenna třetí vstupy druhého až šestnáctého čtyřvstupo-vého součtově součinového hradla SSHC2 ažSSHC16 a tvoří současně druhý vstup 02 zapojení,připojitelný na neznázoměný časový zdroj. Druhývstup druhého čtyřvstupového součtově součino-vého hradla SSHC2 pro datový signál DAT(4)tvoří současně třetí vstup 03 zapojení, připojitelnýna hlavní paměť. Druhý vstup třetího čtyřvstupové-ho součtově součinového hradla SSHC3 pro dato-vý signál DAT(8) tvoří současně čtvrtý vstup 04zapojení, připojitelný na hlavní paměť. Druhý 10 209222 I__________ vstup čtvrtého čtyřvstupového součtově součino-vého hradla SSHC4 pro datový signál DAT(12)tvoří současně pátý vstup 05 zapojení, připojitelnýna hlavní paměť. Hodinové vstupy 1 prvního ažčtvrtého pětibitového posuvného registru PR1 ažPR4 pro signál T1(HOD) jsou spojeny a tvořísoučasně šestý vstup 06 zapojení, připojitelný načasový zdroj. Druhý vstup pátého čtyřvstupovéhosoučtově součinového hradla SSHC5 pro datovýsignál DAT(l) tvoří současně sedmý vstup 07zapojení, připojitelný na hlavní paměť. Druhývstup šestého čtyřvstupového součtově součinové-ho hradla SSHC6 pro datový signál DAT(5) tvořísoučasně osmý vstup 08 zapojení, připojitelný nahlavní paměť. Druhý vstup sedmého čtyřvstupové-ho součtově součinového hradla SSHC7 pro dato-vý signál DAT(9) tvoří současně devátý vstup 09zapojení, připojitelný na hlavní paměť. Druhývstup osmého čtyřvstupového součtově součinové- iho hradla SSHC8 pro datový signál DAT(13) tvořísoučasně desátý vstup 010 zapojení, připojitelnýna hlavní paměť. Druhý vstup devátého čtyřvstu-pového součtově součinového hradla SSHC9 prodatový signál DAT(2) tvoří současně jedenáctý ivstup 011 zapojení, připojitelný na hlavní paměť.Druhý vstup desátého čtyřvstupového součtově isoučinového hradla SSHC10 pro datový signál ,DAT(6) tvoří současně dvanáctý vstup 012 zápoje- ίní, připojitelný na hlavní paměť. Druhý vstup Ijedenáctého čtyřvstupového součtově součinovéhohradla SSHC11 pro datový signál DAT(10) tvořísoučasně třináctý vstup 013 zapojení, připojitelný,na hlavní paměť. Druhý vstup dvanáctého čtyřvstu-pového součtově součinového hradla SSHC12 prodatový signál DAT(14) tvoří současně čtrnáctývstup 014 zapojení, připojitelný na hlavní paměť.Druhý vstůp třináctého čtyřvstupového součtověsoučinového hradla SSHC13 pro datový signál,D AT(3) tvoří současně patnáctý vstup 015 zapoje-ní, připojitelný na hlavní paměť. Druhý vstupčtrnáctého čtyřvstupového součtově součinovéhohradla SSHC14 pro datový signál DAT(7) tvořísoučasně šestnáctý vstup 016 zapojení, připojitelnýna hlavní paměť. Druhý vstuppaíngctého čtyřvstu-pového součtově součinového hradla SSHC15 prodatový signál DAT(ll) tvoří současně sedmnáctý >vstup 017 zapojení, připojitelný na hlavní paměť. íDruhý vstup šestnáctého čtyřvstupového součtově isoučinového hradla SSHC16 pro datový signálDAT(15) tvoří současně osmnáctý vstup 018zapojení, připojitelný na hlavní paměť. První vstupprvního dvouvstupového obvodu NSD1 typu nega-ce logického součinu pro signál ROM(33) tvořísoučasně devatenáctý vstup 019 zapojení, připoji-telný na neznázorněnou řídicí paměť typu ROM,kdežto jeho výstup pro řídicí signál START1 jepřipojen na výstup druhého dvouvstupového ob-vodu NSD2 typu negace logického součinu a tvořísoučasně první výstup 001 zapojení, připojitelnýna hlavní paměť. Druhý vstup prvního dvouvstupo-vého obvodu NSD1 typu negace logického součinua první vstup druhého dvouvstupového obvodu NSĎ2 typu negace logického součinu pro signálTOA jsou spojeny a tvoří současně dvacátý vstup020 zapojení, připojitelný na časový zdroj. Prvnívstup prvního třívstupového obvodu NST1 typunegace logického součinu pro signál ROM(20) jepřipojen na první nastavovací vstup 2 dvacátého-šestého pětibitového posuvného registru PR26a tvoří současně dvacátýprvní vstup 021 zapojení,připojitelný na řídicí paměť typu ROM, kdežtojeho druhý vstup pro signál ROM(21) tvoří součas- .ně dvacátýdruhý vstup 022 zapojení, připojitelný Ina řídicí paměť typu ROM. Třetí vstup prvního jtřívstupového obvodu NST1 typů negace logické- iho součinu pro signál ROM(22) je připojen na třetí :vstupy čtvrtého až šestého třívstupového obvoduNST4, NST5, NSŤ6, dále na druhý vstup dvacáté-ho dvouvstupového obvodu NSD20 typu negace [logického součinu a tvoří současně dvacátýtřetívstup 023 zapojení. Výstup prvního třívstupového jobvodu NST1 typu negace logického součinu jepřipojen na vstup devatenáctého invertoru INV19„ jehož výstup je připojen na druhý vstup druhéhodvouvstupového obvodu NSD2 typu negace logic-kého součinu a na základní vstup 11 prvního jklopného obvodu AČT typu D. Hodinový vstup 12prvního klopného obvodu AČT typu D pro signálTAKT tvoří současně dvacátýčtvrtý vstup 024zapojení; připojitelný na časový zdroj, kdežto jehojedničkový výstup 101 pro řídicí signál ČTENÍ jepřipojen, na první vstupy prvního až šestnáctéhočtyřvstupového součtově součinového hradlaSSHCl až SSHC16 a tvoří současně druhý výstup002 zapojení, připojitelný na hlavní paměť. Výstupprvního í čtyřvstupového součtově součinovéhohradla SSHCl je připojeh na vstup prvního inver-toru INV1, jehož výstup je připojen na čtvrtýnastavovací vstup 6 prvního pětibitového posuvné-ho registru PR1. Výstup druhého čtyřvstupovéhosoučtově součinového hradla SSHC2 je připojenna vstup druhého invertoru INV2, jehož výstup jepřipojen na třetí nastavovací vstup 4 prvníhopětibitového posuvného registru PR1. Výstuptřetího čtyřvstupového součtově součinovéhohradla SSHC3 je připojen na vstup třetího inverto-ru INV3, jehož výstup je připojen na druhýnastavovací vstup 3 prvního pětibitového posuvné- ho registru PR1. Výstup čtvrtého čtyřvstupovéhosoučtově součinového hradla SSHC4 je připojenna vstup čtvrtého invertoru INV4, jehož výstup jepřipojen na první nastavovací vstup 2 prvníhopětibitového posuvného registru PR1. Pátý nasta-vovací vstup 7 prvního pětibitového posuvnéhoregistru PR1 je připojen na nulový potenciál,kdežto jeho pátý datový výstup 10 pro signálTl(0)V tvoří současiíě šedesátýčtvrtý výstup 0064zapojení, připojitelný na neznázorněnou řídicíjednotku vstupů a výstupů. Čtvrtý datový výstup11 prvního pětibitového posuvného registru PR1pro signál Tl(0) je připojen na první vstupyprvního a druhého dvouvstupového obvoduNSDK1, NSDK2 typu negace logického součinus otevřeným kolektorem, na čtvrté nastavovací 11 ’ vstupy 6 osmého, dvanáctého, šestnáctého, dvacá-Í tétío a dvacátéhočtvrtého pětibitového posuvného' ' registru PR8,PR12, PR16, PR20, PR24, dále na vého posuvného registra PR31, na sériový vstupjdat 9 dvacátéhoosmého pětibitového posuvnéhoregistru PR28 a na druhý vstup dvacátéhopátéhodvpuvstupového obvodu NSD25 typu negace lo-gického součinů. Třetí datový výstup 13 prvníhopětibitového posuvného registru PR1 pro signálTl(4) je připojen na třetí nastavovací vstupyí 4 osmého, dvanáctého, šestnáctého, dvacátéhoi a dvacátéhočtvrtého pětibitového posuvného re-j gistru PR8, PR12, PR16, PR20, PR24 a na prvnínástavovací vstup 2 třicátéhoprvního pětibitovéhoposuvného registru PR31. Druhý datový výstup 14prvního pětibitového posuvného registru PR1 proi Signál Tl(8) je připojen na druhé nastavovacívstupy 3 osmého, dvanáctého, šestnáctého, dvacá-tého, dvacátéhočtvrtého a třicátého pětibitovéhoposuvného registru PR8, PR12, PR16, PR20,fPR24, PR30. První datový výstup 15 prvníhoipětibitového posuvného registru PR1 pro signálr.Tl(12) je připojen na první nastavovací vstupy1 2 osmého, dvanáctého, šestnáctého, dyacátého,/ dvacátéhočtvrtého pětibitového posuvného regis-tru PR8, PR12, PR16, PR20, PR24 a na třetínastavovací vstup 4 dvacátéhodevátého pětibito-vého pwsuvného registru PR29. Nulovací vstupyΠ6 pfýního až čtvrtého pětibitového posuvnéhoregistru PR1 až PR4 pro signál T1(NUL) jsouspojeny a tvoří současně devadesátýšedmý vstup 097 zapojení, připojitelný na časový zdroj. Uvol-ňovací vstupy nastavení 8 prvního a druhéhopětibitového posuvného registru PR1 a PR2 jsou • připojeny na výstup sedmnáctého invertoru INV17. Uvolňovací vstupy nastavení 8 třetíhoa čtvrtého pětibitového posuvného registru PR3a PR4 jsou připojeny na výstup osmnáctého . invertoru INV18, jehož vstup je spojen se vstupem‘ sedmnáctého invertoru INV17 pro signál T1(NAS) a tvoří současně padesátýdevátý vstup 059 zapojení, připojitelný na časový zdroj. Sériovývstup dat 9 prvního pětibitového posuvného regis-í tru PR1 pro signál AU(0) tvoří současně osmdesá-tý vstup 080 zapojení, připojitelný na neznázomě-nou aritmetickou a logickou jednotku mikroíptoce-, soru. Výstup pátého čtyřvstupového součtově sou-činového hradla SSHC5 je připojen ná vstuppátého invertoru INV5, jehož výstup je připojenna čtvrtý nastavovací vstup 6 druhého pětibitového, posuvného registru PR2, jehož sériový vstup dat' 9 pro signál ALJ(l) tvoří současně sedmdesátýšes-í tý vstup 076 zapojení, připojitelný na aritmetickoua logickou jednotku mikroprocesoru. Výstup šes-; tého čtyřvstupového součtově součinového hradla SSHC6 je připojen na vstup šestého invertoru INV6, jehož výstup je připojen na třetí nastavovací i vstup 4 druhého pětibitového posuvnéhq régistru PR2. Výstup sedmého čtyřvstupového součtově součinového hradla SSHC7, je připojen na vstup sedmého i$vertoraINV7, jehož výstup je připojen 209222 na druhý nastavovací vstup 3 druhého pětibitovéhoposuVného registru PR2. Výstup osmého čtyřvstu-pového součtově součinového hradla SSHC8 jepřipojen na vstup osmého invertoru INV8, jehožvýstup je připojen na první nastavovací vstup(2 druhého pětibitového posuvného registru PR2.ÍÉátý nastavovací vstup 7 druhého pětibitovéhoi/posuvného registru PR2 je připojen na nulovýi', potenciál, kdežto jeho pátý datový výstup 10 proí signál T1(1)V tvoří současně šedesátýpáifý výstup 0065 zapojení, připojitelný na řídicí jedhotku; vstupů a výstupů. Čtvrtý datový výstup 11 druhéhopětibitového posuvného registru PR2 pro sigyiál
Tl(l) je připojen na první vstupy třetího ačtvrtéhodvouvstupového obvodu NSDK3, NSDK4 typunegace logického součinu s otevřeným kolektorem,dále na Čtvrté nastavovací vstupy 6 sedmého,jedenáctého, patnáctého, devatenáctého, dvacáté-hotřetího a třicátéhoprvního pětibitového posuv-ného registru PR7, PRII, PR15, PR19, PR23,PR31, dále na druhý vstup dvacátéhočtvrtého'dvouvstupového obvodu NSD24 typu negace lo-gického součinu a na sériový vstup dat 9 dvacáté- řosedmého pětibitového posuvného registruR27. Třetí datový výstup 13 druhého pětibitové-ho posuvného registru PR2 pro signál TI (5) jepřipojen na třetí nastavovací vstupy 4 sedmého,jedenáctého, patnáctého, devatenáctého, dvacáté-hotřetího pětibitového posuvného registru PR7,PRII, PR15, PR19, PR23, dále na pátý nastavo-vací vstup 7 třicátého pětibitového posuvnéhoregistru PR30. Drahý datový výstup 14 drahéhopětibitového posuvného registra PR2 pro signálTl(9) je připojen na druhé nastavovací vstupy: 3 sedmého, jedenáctého, patnáctého, devatenácté-ho, dvacátéhotřetího pětibitového posuvného re-gistru PR7, PRII, PR15, PR19, PR23 a na první'nastavovací vstup 2 třicátého pětibitového posuv-j ného registra PR30. První datový výstup 15í druhého pětibitového posuvného registru PR15pro signál Tl(13) je připojen na první nastavovací• vstupy 2 sedmého, jedenáctého, patnáctého, deva-tenáctého, dvacátéhotřetího, pětibitového posuv-i' ného registra PR7, PRII, PR15, PR19, PR23 a nadruhý nastavovací vstup 3 dvacátéhodevátéhopětibitového posuvného registra PR29. Výstupdevátého čtyřvstupového součtově součinovéhohradla SSHC9 je připojen na vstup devátéhoinvertoru INV9, jehož výstup je připojen na čtvrtýnastavovací vstup 6 třetího pětibitového posuvné-ho registra PR3. Výstup desátého čtyřvstupovéhosoučtově součinového hradla SSHC10 je připojenna vstup desátého invertoru INV10, jehož výstup je připojen na třetí nastavovací vstup 4 třetíhopětibitového posuvného registra PR3. Výstupjedenáctého Čtyřvstupového součtově součinovéhohradla SSHC11 je připojen na vstup jedenáctéhoinvertoru INV11, jehož výstup je připojen nadruhý nastavovací vstup 3 třetího pětibitovéhoposuvného registra PR3. Výstup dvanáctéhočtyřvstupového součtově součinového hradlaSSHC12jepřipojen na vstup dvanáctého invertoru i 209222 INV12, jehož výstup je připojen na první nastavo-vací vstup 2 třetího pětibitového posuvného regis-tru PR3. Pátý nastavovací vstup 7 třetího pětibito- ;vého posuvného registru PR3 je připojen nanulový potenciál, kdežto jeho pátý datový výstup10 pro signál TI(2)V tvoří současně šedesátýšestývýstup 0066 zapojení, připojitelný na řídicí jednot-ku vstupů a výstupů. Čtvrtý datový výstup 11třetího pětibitového posuvného registru PR3 prosignál Tl(2) je připojen na první vstupy pátéhoa šestého dvouvstupového obvodu NSDK5,NSDK6 typu negace logického součinu s otevře-ným kolektorem, na čtvrté nastavovací vstupy6 šestého, desátého, čtrnáctého, osmnáctého, dva-cátéhodruhého í pětibitového posuvného registruPR6, PR10, ÍPR14, PR18, PR22, dále na sériový !‘Vstup dat 9 dvacátéhošestého pětibitového posuv- ',ného registru PR26, na třetí nastavovací vstup i i4 třicátéhoprvního pětibitového posuvného regis- jtru PR31 a na druhý vstup dvacátéhotřetíhojdvouvstupového obvodu NSD23 typu negace lo-gického součinu. Třetí datový výstup 13 třetíhopětibitového posuvného registru PR3 pro signálTI (6) je připojen na třetí nastavovací vstupy4 šestého, desátého, čtrnáctého, osmnáctého, dva- icátéhodruhého pětibitového posuvného registruPR6, PR10, PR14, PR18, PR22, dále na čtvrtý jnastavovací vstup 6 třicátého pětibitového posuvíného registru PR30. Druhý datový výstup 14 ;třetího pětibitového posuvného registru PR3 prósignál Tl(10) je připojen na druhé nastavovacívstupy 3 šestého, desátého, čtrnáctého, osmnácté-ho, dvacátéhodruhého pětibitového posuvnéhoregistru PR6, PR10, PR14, PR18, PR22 a na pátýnastavovací vstup 7 dvacátéhodevátého pětibito-vého posuvného registru PR29. První datovývýstup 15 třetího pětibitového posuvného registru !PR3 pro signál TI (14) je připojen na prvnínastavovací vstup 2 šestého, desátého, čtrnáctého^osmnáctého, dvacátéhodruhého a dvacátéhodevá- 'tého pětibitového posuvného registru PR6, PR10,PR14, PR18, PR22 a PR29. Sériový vstup dat >9 třetího pětibitového posuvného registru PR3 prosignál AU(2) tvoří sedmdesátýdevátý vstup 079 ;zapojení, připojitelný na aritmetickou a logickoujednotku mikroprocesoru. Výstup třináctéhočtyřvstupového součtově součinového hradlaSSHC13 je připojen na vstup třináctého invertoru'INV13, jehož výstup je připojen na čtvrtý nastavo-vaoí vstup 6 čtvrtého pětibitového posuvnéhoregistru PR4. Výstup čtrnáctého čtyřvstupovéhosoučtově součinového hradla SSHC14 je připojenna vstup čtrnáctého invertoru INV14, jehož výstupje připojen na třetí nastavovací vstup 4 čtvrtéhopětibitového posuvriého registru PR4. Výstuppatnáctého čtyřvstupového součtově součinovéhohradla SSHC15 je připojen na vstup patnáctéhoinvertoru INV15, jehož výstup je připojen nadruhý nastavovací vstup 3 čtvrtého pětibitovéhoposuvného registru PR4. Výstup šestnáctéhočtyřvstupového součtově součinového hradlaSSHC16 je připojen na vstup šestnáctého inverto- _.....i______ _ _ ____ ru· INV16, jehož výstup je připojen na prvnínastavovací vstup 2 jčtvrtého pětibitového posuv-ného registru PR4. Pátý nastavovací vstup 7 čtvrté- ;ho pětibitového posuvného registru PR4 je připo- |jen Ha nulový potenciál, kdežto jeho sériový vstup .dat 9 pro signál ALJ(3) tvoří současně dvacátýde-vátý vstup 029 zapojení, připojitelný na aritmetic-kou a logickou jednotku mikroprocesoru. Pátý í registru PR4 pro signál T1(3)V tvoří současněšedesátýsedmý výstup 0067 připojitelný na řídicíjednotku vstupů a výstupů. Čtvrtý datový výstup11 čtvrtého pětibitového posuvného registru PR4 pro signál Tl(3) je připojen na první vstupysedmého a osmého dvouvstupového obvoduNSDK7 a NSDK8 typu negace logického součinus otevřeným kolektorem, na čtvrté nastavovacívstupy 6 pátého, devátého, třináctého, sedmnácté-!ho, dvacátóhoprvního pětibitového posuvného re-gistru PRS, PR9, PR13, PR17, PR21, dále nadruhý nastavovací vstup 3 třicátéhoprvního pětibi-tovéhp posuvného registru PR31, na sériový vstupdat , 9 dvacátéhopátého pětibitového posuvnéhoregistru PR25 a na druhý vstup dvacátéhodruhého !dvQúvstupového obvodu NSD22 typu negace lo-gického součinu. Třetí datový výstup 13 čtvrtého ipětibitového posuvného registru PR4 pro signálTl(7) je připojen na třetí nastavovací vstupy4 pátého, devátého, třináctého, sedmnáctého, dva-cátehoprvního a třicátého pětibitového posuvnéhoregistru PR5, PR9, PR13, PR17, PR21, PR30.1Dijuhý datový výstup 14 čtvrtého pětibitovéhoposuvného registru PR4 pro signál Tl(ll) jepřipojen na druhé nastavovací vstupy 3 pátého,devátého, třináctého, sedmnáctého, dvacátéhoprv-ního pětibitového posuvného registru PR5, PR9,PR13, PR17, PR21, dále na čtvrtý nastavovacívstup 6 dvacátéhodevátého pětibitového posuvné-ho registru PR29. První datový výstup 15 čtvrtéhopětibitového posuvného registru PR4 pro signálTl(15) je připojen na první nastavovací vstupy2 pátého, devátého, třináctého, sedmnáctého, dva-cátéhopřvního pětibitového posuvného registruPRS, PR9, PR13, PR17, PR21 a na druhý vstuptřetího dvouvstupového obvodu NSD3 typu nega- ice logického součinu. Druhé vstupy prvního, třetí- iho, pátého a sedmého dvouvstupového obvodu ,NSDK1, NSDK3, NSDK5, NSDK7 pro signál ‘T1DOR jsou spojeny a tvoří současně dvacátýpátý vstup 025 zapojení, připojitelný na časový zdroj.Výstup prvního dvouvstupového obvodu NSDK1typp’negace logického součinu s otevřeným kolek-torem pro signál RBVS(0) je připojen jednak přesdnjhý odpor R2 na kladný pól + zdroje elektrickéenergie^ jednak na výstupy dvanáctého, šestnácté-ho^ dvacátého, dvacátéhočtvrtého, dvacátéhoos-mého a třicátéhodevátého dvouvstupového obvo- idu; NSDK12, NSDK16, NSDK20, NSDK24,NSDK28, NSDK39 typu negace logického součinus otevřeným kolektorem a tvoří současně třetívýstjip 003 zapojení, připojitelný na aritmetickou Ia logickou jednotku mikyoprocesoru+Výstup dru- 13 hého dvouvstupového obvodu NSDK2 typu nega-ce logického součinu s otevřeným kolektorem prosignál SBUS(O) je připojen jednak přes prvníodpor R1 na kladný pól + zdroje elektrickéí energie, jednak na výstup třicátéhodruhéhodvouvstupového obvodu NSDK32 typu negacelogického součinu s otevřeným kolektorem a tvořísoučasně čtvrtý výstup 004 zapojení, připojitelný; na aritmetickou a logickou jednotku mikroproce-í soru. Výstup třetího dvouvstupového obvodui NSDK3 typu negace logického součinu s otevře-| ným kolektorem pro signál RBUS(1) je připojenjednak přes čtvrtý odpor R4 na kladný pól + zdrojeelektrické energie, jednak na výstup jedenáctého,patnáctého, devatenáctého, dvacátéhotřetího,dvacátéhosedmého a třicátéhoosmého dvouvstu-pového obvodu NSDK11, NSDK15, NSDK19, NSDK23, NSDK27, NSDK38 typu negace logic-kého součinu s otevřeným kolektorem a tvořísoučasně sedmý výstup 007 zapojení, připojitelnýna aritmetickou a logickou jednotku mikroproce-soru. Výstup čtvrtého dvouvstupového obvoduNSDK4 typu negace logického součinu s otevře-ným kolektorem pro signál SBUS(l) je připojenjednak na výstup třicátéhoprvního dvou-vstupového obvodu NSDK31 typu negace logické-j ho součinu s otevřeným kolektorem, jednak přesí třetí odpor R3 na kladný pól + zdroje elektrickéi energie a tvoří současně osmý výstup 008 zapojení, 1 připojitelný na aritmetickou a logickou jednotkumikroprocesoru. Výstup pátého dvouvstupovéhoi obvodu NSDK5 typu negace logického součinus otevřeným kolektorem pro signál RBUS(2) jepřipojen jednak přes šestý odpor R6 na kladný pól+ zdroje elektrické energie, jednak na výstupdesátého, čtrnáctého, osmnáctého, dvacátéhodru-hého, dvacátéhošestéfyo, třicátéhosedmého dvou-vstupového obvodu NSDK10, NSDK14,NSDK18, NSDK22, NSDK26, NSDK37 typunegace logického součinu s otevřeným kolektore^a tvoří současně devátý výstup 009 zapojení,připojitelný na aritmetickou a logickou jednotkumikroprocesoru. Výstup šestého dvouvstupového 'obvodu NSDK6 typu negace logického součinus otevřeným kolektorem pro signál SBUS(2) jepřipojen jednak přes pátý odpor R5 na kladný pól·,1+ zdroje elektrické energie, jednak na třicátý,dvouvstupový obvod NSDK30 typu negace logic-kého součinu s otevřeným kolektorem a tvořísoučasně desátý výstup 0010 zapojení, připojitelnýna aritmetickou a logickou jednotku mikroproce-soru. Výstup sedmého dvouvstupového obvoduNSDK7 typu negace logického součinu s otevře-ným kolektorem pro signál RBUS(3) je připojenjednak přes osmý odpor R8 na kladný pól + zdrojeI elektrické energie, jednak na výstup devátého, | třináctého, sedmnáctého, dvacátéhoprvního, dva-' cátéhopátého a třicátéhošestého dvouvstupovéhoobvodu NSDK9, NSDK13, NSDK17, NSDK21,i NSDK25, NSDK36 typu negace logického součinuI s otevřeným kolektorem a tvoří současně třináctý[ výstup 0013 zapojení, připojitelný na aritmetickou 209222 a logickou jednotku. Výstup osmého dvouvstupo-vého obvodu NSDK8 typu negace logického souči-nu pro signál SBUS(3) je připojen jednak přessedmý odpor R7 na kladný pól + zdroje elektrickéenergie, jednak na výstup dvacátéhodevátéhodvouvstupového obvodu NSDK29 typu negacelogického součinu s otevřeným kolektorem a tvořísoučasně čtrnáctý výstup 0014 zapojení, připojitel-ný na aritmetickou a logickou jednotku mikropro-í česoru. Nulovací vstupy 16 pátého, šestého, sed-; mého a osmého pětibitového posuvného registruί PR5, PR6, PR7, PR8 pro signál R1(NUL) jsou; spojeny a tvoří současně dvacátýšestý vstup 026zapojení, připojitelný na časový zdroj. Hodinovévstupy 1 pátého až osmého pětibitového posuvné-ho registru PR5 až PRS pro signál R1(HOD) jsouspojeny a tvoří současně dvacátýsedmý vstup 027zapojení, připojitelný na časový zdroj. Uvolňovacívstupy nastavení 8 pátého a šestého pětibitovéhoposuvného registru PR5, PR6 jsou připojeny nai výstup dvacátéhoprvního invertoru INV21. Uvol-ňovací vstupy nastavení 8 sedmého a osméhopětibitového posuvného registru PR7, PR8 jsoupřipojeny na výstup dvacátéhodruhého invertoru INV22, jehož vstup je spojen se vstupem dvacáté-i hoprvního invertoru INV21 a tvoří současně dva-; cátýosmý vstup 028 zapojení pro signál R1(NAS), \ připojitelný na časový zdroj. První datový výstup 15 pátého pětibitového posuvného registru PR5pro signál Rl(15) tvoří současně šestnáctý výstupí 0016 zapojení, připojitelný na neznázoměnoui řídicí jednotku mikroprocesoru. Čtvrtý datovývýstup 11 pátého pětibitového posuvného registru PR5 pro signál Rl(3) je připojen na sériový vstupdat 9 pátého pětibitového posuvného registru PRSa na první vstup devátého dvouvstupového obvodu ! NSDK9 typu negace logického součinu s otevře-! ným kolektorem. Čtvrtý datový výstup 11 šestého' pětibitového posuvného registru PR6 pro signál
Rl(2) je připojen na sériový vstup dat 9 šestéhopětibitového posuvného registru PR6 a na prvnívstup desátého dvouvstupového obvodu NSDK10typu negace logického součinu s otevřeným kolek-torem. Čtvrtý datový výstup 11 sedmého pětibito- | vého posuvného registru PR7 pro signál. Rl(l) jei připojen na sériový vstup dat 9 sedmého pětibito-| vého posuvného registru PR7 a na první vstupjedenáctého dvouvstupového obvodu NSDK11typu negace logického součinu s otevřeným kolek-torem. Čtvrtý datový výstup 11 osmého pětibitové-ho posuvného registru PR8 pro signál Rl(0) jepřipojen na sériový vstup dat 9 osmého pětibitové-i ho posuvného registru PR8 a ňa první vstupí dvanáctého dvouvstupového obvodu NSDK12 ty-pu negace logického součinu s otevřeným kolekto- ! rem a tvoří současně patnáctý výstup 0015 zapoje-ní, připojitelný na řídicí jednotku mikroprocesoru.Druhé vstupy devátého až dvanáctého dvouvstu- ! pového klopného obvodu NSDK9 až NSDK12 typu negace logického součinu s otevřeným kolek- torem jsou spojeny a tvoří současně třicátý vstup 030 zapojení pro signál R1DOR, připojitelný ná
209222 časový zdroj. Uvolňovací vstupy nastavení 8 <Wá|tého a desátého pětibitového posuvného registruPR9, PR10 jsou připojeny na výstup dvacátého·*třetího invertořu INV23. Uvolňovací vstupy nasta-vení 8 jedenáctého a dvanáctého pětibitovéhoposuvného registru PRII, PR12 jsou připojeny na| výstup dvacátéhoětvrtého invertoru INV24, jehožvstup je připojen na vstup dvacátéhotřetího inver-toru INV23 a tvoří současně třicátýtřetí vstup 033t zapojení pro signál R2(NAS), připojitelný naJ časový zdroj, Nulovací vstupy 16 devátého až! dvanáctého pětibitového posuvného registru PR9až PR12 pro signál R2(NUL) jsou spojeny a tvoříί současně třicátýprvní vstup 031 zapojení, připoji-telný na: časový zdroj. Hodinové vstupy 1 devátého?až dvanáctého pětibitového posuvného registru:'PR9 až PR12 pro signál R2(HOD) jsou spojeriy;a tvoří současně třicátýdruhý vstup 032 zapojení,,připojitelný na časový zd,roj. První datový výstup15 devátého pětibitového! posuvného registru PR9pro signál R2(15) tvoří soďčasně sedmnáctý výstup0017 zapojení, připojitelný (na řídicí jednotkumikroprocesoru. Čtvrtý datový výstup 11 devátéhopětibitového posuvného registru PR9 pro signálR2(3) je připojen na sériový vstup dat 9 devátéhopětibitového posuvného registru PR9 a na prvníVstup; třináctého dvouvstupového obvoduNSDK13 typu negace logického součinu s otevře-hým Wlektorem. Čtvrtý datový výstup 11 desátéhohětibjfcového posuvného registru PR10 pro signálje připojen na sériový vstup dat 9 desátéhoiBítového posuvného registru PR10 a na první'vstup čtrnáctého dvouvstupového obvoduNSDK14 typu negace logického součinu s otevře-ným kolektorem. Čtvrtý datový výstup 11 jedenác-tého pětibitového posuvného registru PRII proŠjignál R2(l) je připojen na sériový vstup datή jedenáctého pětibitového posuvného registruPru a na první vstup patnáctého dvouvstupovéhoobvodu NSDK15 typu negace logického součinus otevřeným kolektorem. Čtvrtý datový výstup 11dvanáctého pětibitového posuvného registru PR12pro signál R2(0) je připojen na sériový vstup dat9 dvanáctého pětibitového posuvného registruPR12 a na první vstup šestnáctého dvouvstupové-ho obvodu NSDK16 typu negace logického souči-nu s otevřeným kolektorem. Druhé vstupy třinác-tého až šestnáctého dvouvstupového obvoduNSDK13 až NSDK16 typu negace logickéhosoučinu s otevřeným kolektorem jsou spojenyaj tvoří současně třicátýosmý vstup 038 zapojenípro signál R2DOR, připojitelný na časový zdroj.Uvolňovací vstupy nastavení 8 třináctého a čtrnác-tého pětibitového posuvného registru PR13, PR14jspu připojeny na výstup dvacátéhopátého inverto-ru INV25. Uvolňovací vstupy nastavení 8 patnác-tého a šestnáctého pětibitového posuvného regis-tru PR15, PR16 jsou připojeny na výstup dvacáté-hošestého invertoru INV26, jehož vstup je spojense vstupem dvacátéhopátého invertoru INV25a tvoří současně třicátýšestý vstup 036 zapojení prosignál R3(NAS), připojitelný na časový zdroj. 14
Nulovací vstupy 16 třináctého až šestnáctéhopětibitového posuvného registru PR13 až PR16pro signál R3(NUL) jsou spojeny a tvoří současnětřicátýčtvrtý vstup zapojení 034 zapojení, pripoji-! telný na časový Zdroj. Hodinové vstupy 1 třinácté-ho až Šestnáctého pětibitového posuvného registruPR13 až PR16 pro signál R3(HOD) jsou spojenya tvoří současně třicátýpátý vstup 035 zapojení, : ! připojitelný na časový zdroj;. První datový výstup15 třináctého pětibitového posuvného registruPR13 pro adresový sighál R3(15) tvoří současně; osmnáctý výstup 0018 zapojení připojitelný na i hlavní paměť, kdežto jeho druhý datový výstup 14,1pro adresový signál R3(ll) tvoří současně devate- 'náctý výstup 0019 zapojení, připojitelný na hlavní i‘ paměť. Třetí datový výstup 13 třináctéhopětibitp- l j Ř3(7) tvoří současně dvacátý výstup 0020 zapoje- E", připojitelný na hlavní paměť, kdežto jeho čtyrtýitový výstup 11 pro adresový signál R3(3X je' připojen na sériový vstup dat 9 třináctého pětibito-vého posuvného registru PR13 a na první vstupsedmnáctého dvouvstupového obvodu NSDK17typu negace logického součinu s otevřeným kolek-:torem a tvoří současně dvacátýprvní výstup 0021zapojení, připojitelný na hlavní paměť. První dato-vý výstup 15 čtrnáctého pětibitového posuvného*registru PR14 pro adresový signál R3(14) tvořísoučasně dvacátýdruhý výstup 022 zapojení, při-pojitelný na hlavní paměť, kdežto jeho druhýdatový výstup 14 pro adresový signál R3(10) tvořísoučasně dvacátýtřetí výstup 0023 zapojení, připo-jitelný na hlavní paměť. Třetí datový výstup 13čtrnáctého pětibitového posuvného registru PR14pro adresový signál R3(6) tvoří současně dvacátý-čtvrtý výstup 0024 zapojení, připojitelný na hlavnípaměť, kdežto jeho čtvrtý datový výstup 11 proadresový signál R3(2) je připojen na sériový vstupdat 9 čtrnáctého pětibitového posuvného registruPR14 a na první vstup osmnáctého dvouvstupové-ho obvodu NSDK18 typu negace logického souči-nu s otevřeným kolektorem a tvoří současnědvacátýpátý výstup 0025 zapojení, připojitelný ,ňahlavní paměť. První datový výstup 15 patnáctéhopětibitového posuvného registru PR15 pro adreso-vý signál R3(13) tvoří současně dvacátýšestý vý-stup 0026 zapojení, připojitelný na hlavní paměť,kdežto jeho druhý datový výstup 14 pro adresový, signál R3(9) tvoří současně dvacátýsedmý výstup0027 zapojení, připojitelný na hlavní paměť. Třetídatový výstup 13 patnáctého pětibitového posuv-ného registru PR15 pro adresový signál R3(5)tvoří současně dvacátýpsmý výstup 0028 zapojenýpřipojitelný na hlavní paměť, kdežto jeho čtvrtýdatový výstup 11 pro adresový signál R3(l) jepřipojen na sériový vstup dat 9 patnáctého pětibi-tového posuvného registru PR15 a na první vstupdevatenáctého dvouvstupového obvodu NSDK19typu negace logického součinu s otevřeným kolek-torem a tvoří současně dvacátýdevátý výstup 0029zapojení, připojitelný na hlavní paměť. První dato-vý výstup 15 šestnáctého pětibitového posuvného registru PR16 pro adresový signál R3(12) tvoří ii současně třicátý výstup 0030 zapojení, připojitelný [na hlavní paměť, kdežto jeho datový výstup 14 pro ; adresový signál R3(8) tvoří současně třicátýprvnívýstup 0031 zapojení, připojitelný na hlavní pa- měť. Třetí datový výstup 13 šestnáctého pětibito-vého posuvného registru PR16 pro adresový signálR3(4) tvoří současně třicátýdruhý výstup 0032Zapojení, připojitelný na hlavní paměť, kdežto jehočtvrtý datový výstup 11 pro adresový signál R3(0)je připojen na sériový; vstup dat 9 šestnáctéhopětibitového posuvného registru PR16 a na prvnívstup dvacátého dvouvstupového obvoduNSDK20 typu negace logického součinu s otevře-ným kolektorem a tvoří současně třicátýtřetí vý-stup 0033 zapojení, připojitelný na hlavní paměť.
Druhé vstupy sedmnáctého až dvacátého dvou- jvstupového obvodu NSDK17 až NSDK20 typu ;negace logického součinu s otevřeným kolektoremjsou spojeny a tvoří současně třicátýsedmý vstup : 037 zapojení pro signál R3DOR, připojitelný načasový zdroj. Uvolňovací vstupy nastavení 8 sedm-náctého a osmnáctého pětibitového posuvnéhoregistru PR17, PR18 jsou připojeny na výstup ; dvacátéhošestého invertoru INV26. Uvolňovací; vstupy nastavení 8 devatenáctého a dvacátéhoi pětibitového posuvného registru PR19, PR20 jsou[ připojeny na výstup dvacátéhosedmého invertoru; INV27, jehož vstup je připojen na vstup dvacété-} hošestého invertoru INV26 a tvoří současně čtyři-í cátýprvní vstup 041 zapojení pro signál Q(NAS), ; připojitelný na Časový zdroj. Nulovací vstupy 16 I Sedmnáctého až dvacátého pětibitového posuvné-ho registru PR17 až PR20 jsou spojeny a tvoří současně třicátýdevátý vstup 039 zapojení pro * 1signál Q(NUL), připojitelný na časový zdroj, iHodinové vstupy 1 sedmnáctého až dvacátého [pětibitového posuvného registru PR17 až PR20 ijsou spojeny a tvoří současně čtyřicátý vstup 040 í zapojení pro signál Q(HOD), připojitelný načasový zdroj. První datový výstup 15 sedmnáctéhopětibitového posuvného registru PR17 pro signálQ(15) tvoří současně pátý výstup 005 zapojení,připojitelný na řídicí jednotku mikroprocesoru,kdežto jeho druhý datový výstup 14 pro signálQ(ll) tvoří současně šestý výstup 006 zapojení,připojitelný na řídicí jednotku mikroprocésoru.Třetí datový výstup 13 sedmnáctého pětibitovéhoposuvného régistru PR17 pro signál Q(7) tvořísoučasně jedenáctý výstup 0011 zapojení, připoji-telný na řídicí jednotku mikroprocesoru, kdežtojeho čtvrtý datový výstup 11 pro signál Q(3) jepřipojen na sériový vstup dat 9 sedmnáctéhopětibitového posuvného registru PR17 a na prvnívstup dvacátéhoprvního dvouvstupového obvoduNSDK21 typu negace logického součinu s otevře-ným kolektorem a tvoří současně dvanáctý výstup0012 zapojení, připojitelný na řídicí jednotkumikroprocesoru. První datový výstup 15 osmnácté-ho pětibitového posuvného registru PR18 prosignál Q(14) tvoří současně tricátýčtvrtý výstup0034 zapojení, připojitelný na řídicí jednotku 209222 mikroprocesoru, kdežto jeho druhý datový výstup14 pro signál Q(10) tvoří současně třicátýpátývýstup 0035 zapojení, připojitelný na řídící jednot-ku mikroprocesoru. Třetí datový výstup 13 osm-náctého pětibitového posuvného registru PR18pró signál Q(6) tvoří současně třicátýšestý výstup0036 zapojení, připojitelný na řídicí jednotkumikroprocesoru, kdežto jeho čtvrtý datový výstup11 pro signál Q(2) je připojen na sériový vstup dat9 osmnáctého pětibitového posuvného registruPR18 a na první vstup dvacátéhodruhého dvou-vstupového obvodu NSDK22 typu negace logické-ho součinu s otevřeným kolektorem a tvoří součas-ný třicátýsedmý výstup 0037 zapojení, připojitelnýna řídicí jednotku mikroprocesoru. První datovývýstup 15 devatenáctého pětibitového posuvnéhoregistru PR19 .pro signál Q(13) tvoří současnětřicátýosmý výstup 0038 zapojení, připojitelný nařídicí jednotku mikroprocesoru, kdežto jeho druhýdatový výstup 14 pro.sjgnál Q(9) tvoří současnětřicátýdevátý výstup 0039 zapojení, připojitelný nařídicí jednotku mikroprocesoru. Třetí datový vý-stup 13 devatenáctého pětibitového posuvnéhoregistru PR19 pro signál Q(5) tvoří současněčtyřicátý výstup 0040 zapojení, připojitelný nařídicí jednotku mikroprocesoru, kdežto jeho čtvrtýdjitový výstup 11 pro signál Q(l) je připojen nasériový vstup dat 9 devatenáctého pětibitovéhoposuvného registru PR19 a na první vstup dvacáté-hótřetího dvouvstupového obvodu NSDK23 typunegace logického součinu s otevřeným kolektorema tvjoří současně čtyřicátýprvní výstup 0041 Zapoje-ní, připojitelný na řídicí jednotku mikroprocesoru.První datoýý výstup 15 dvacátého pětibitovéhoposuvného registru PR20 pro signál Q(12) tvořísóučasně čtyřicátýdruhý výstup 0042 zapojení,připojitelný na řídicí jednotku mikroprocesoru,kdežto jeho druhý datový výstup 14 pro signálQ(8) tvoří současně čtyřicátýčtvrtý 0043 zapojení,připojitelný na řídicí jednotku mikroprocesoru.Třetí datový výstup 13 dvacátého pětibitovéhoposuvného registru PR20 pro signál Q(4) tvořísoučasně čtyřicátýčtvrtý výstup 0044 zapojení,připojitelný na řídicí jednotku mikroprocesoru,kdežto jeho čtvrtý datový výstup 11 pro signál Q(0)je připojen na sériový vstup dat 9 dvacátéhopětibitového posuvného registru PR20 a na prvnívstup dvacátéhočtvrtého dvouvstupového obvoduNSDK24 typu negace logického součinu s otevře-ným kolektorem a tvoří současně čtyřicátýpátývýstup 0045 zapojení, připojitelný na řídicí jednot-ku mikroprocesoru. Druhé vstupy dvacátéhoprvní-ho až dvacátéhočtvrtého dvouvstupového obvoduNSDK21 až NSDK24 typu negace logickéhosoučinu s otevřeným kolektorem jsou spojenya tvoří současně čtyřicátýdruhý vstup 042 zapojenípro signál QDOR, připojitelný na časový zdroj.Uvolňovací vstupy nastavení 8 dvacátéhoprvníhoa dvacátéhodruhého pětibitového posuvného re-gistru PR21, PR22 jsou připojeny na výstupdvacátéhoosmého invertoru INV28. Uvolňovacívstupy nastavení 8 dvacátéhotřetího a dvacátého- P 16
209222 I čtvrtého pětibitového posuvného registru PR23,PR24 jsou připojeny na výstup dvacátéhodevátéhoinvertoru INV29, jehož vstup je spojens dvacátýmosmým invertorem INV28 a tvoří sou- ičasně čtyřicátýpátý Vstup 045 zapojení pro signálP(NAS), připojitelný na časový zdroj. Nulovacívstupy 16 dvacátéhoprvního až dvacátéhočtvrtého ,pětibitového posuvného registru PR21, PR24 jsou jspojeny a tvoří současně čtyřicátýtřetí vstup 043zapojení pro signál P(NVL), připojitelný na časovýzdroj. Hodinové vstupy 1 dvacátéhoprvního až'dvacátéhočtvrtého pětibitového posuvného regis-. tru PR21 až PR24 jsou spojeny a tvoří současně ičtyřicátýčtvrtý vstup 044 zapojení pro signál 1P(HOD), připojitelný na Časový zdroj. Čtvrtýdatový výstup 11 dvacátéhoprvního pětibitovéhoposuvného registru PR21 pro signál P(3) je připo- ίjen na sériový vstup dat 9 dvacátéhoprvníhopětibitového posuvného registru PR21 a na první jvstup dvacátéhopátého dvouvstupového obvoduNSDK25 typu negace logického součinu s otevře- 'ným kolektorem^ Čtvrtý datový výstup 11 dvacáté-hodruhého pětibitového posuvného registru PR22pro signál P(2) je připojen na sériový vstup dat9 dvacátéhodruhého pětibitového posuvného^e-gistru PR22 a na první vstup dvacátéhošestfehodvouvstupového obvodu NSDK26 typu negacelogického součinu s otevřeným kolektorem. Čtýrtýdatový výstup 11 dvacátéhotřetího pětibitoýéhoposuvného registru PR23 pro signál P(l) je připo-jen na sériový vstup dat 9 dvacátéhotřetího pětibi-tového posuvného registru PR23 a na první vstup idvacátéhosedmého dvouvstupového obvoduNSDK27 typu negace logického součinu s otevře-ným kolektorem. Čtvrtý datový výstup 11 dva£áté-hočtvrtého pětibitového posuvného registru PR24pro signál P(0) je připojen na sériový vstup dat9 a na první vstup dvacátéhoosmého dvouvstupo-vého obvodu NSDK28 typu negace logickéhosoučinu s otevřeným kolektorem. Druhé vstupydvacátéhopátého až dvacátéhoosmého dyópvstu-pového obvodu NSDK25 až NSDK28 typu negacelogického součinu s otevřeným kolektorem'jsouspojeny a tvoří současně čtyřicátýšestý vístup 046zapojení pro signál PDOR, připojitelný nečasovýzdroj. Uvolňovací vstupy nastavení 8 dvacátéhopá- í tého a dvacátéhošestého pětibitového posuvnéhoi registru PR25, PR26 jsou připojeny na výstupi třicátého invertoru INV30. Uvolňovací i vstupyi nastavení 8 dvacátéhosedmého a dvacátéhoosmé-ho pětibitového posuvného registru PR27, PR28i jsou připojeny na výstup třicátéhoprvního inverto-í ru INV31, jehož vstup je spojen se vstupemtřicátého invertoru INV30 a připojen na výstup: druhého třívstupového obvodu NST2 typu negacelogického součinu pro signál K(NAS), jehož prvníi vstup pro signál TC tvoří současně čtyřicátýosmývstup 048 zapojení, připojitelný na časový zdroja jehož druhý vstup pro signál TE tvoří současněčtyřicátýdevátý vstup 049 zapojení, připojitelný naČasový zdroj. Třetí vstup druhého a první vstuptřetího třívstupového obvodu NST2 a NST3 typu negace logického součinu jsou spojeny a tvořísoučasnČ padesátý vstup 050 zapojení pro signálROM(22), připojitelný na řídicí paměť typu ROM. ; Dnihý vstup třetího třívstupového obvodu NST3typu negace logického součinu pro signál ID tvořísoučasně padesátýprvní vstup 051 zapojení, připo-jitelný ňa časový zdroj, kdežto jehó třetí vstup prosignál, TOSC tvoří současně padesátýdruhý vstup >052 zapojení, připojitelný na časový zdroj. Výstuptřetího třívstupového obvodu NST3 typu negacelogického součinu pro signál K(NUL) je připojenna nulovací vstupy 16 dvacátéhopátého až dyacáté-hoosmého pětibitového posuvného registru PR25’!až PR28. Hodinové vstupy 1 dvacátéhopátého aždvacátéhoosmého pětibitového posuvného regis-tru PR25 až PR28 jsou spojeny a tvoří současněčtyřicátýsedmý vstup 047 zapojení pro signál iT1(HOD), připojitelný na časový zdroj. Prvnínastavovací vstup 2 dvacátéhopátého pětibitovéhoposuvného registru PR25 pro signál ROM(2ljtvoří současně padesátýčtvrtý vstup 054 zapojení,připojitelný na řídicí paměť typu ROM, kdežtojeho druhý nastavovací vstup 3 pro signál ROM17!je připojen na druhý vstup šestého třívstupovéhoobvodu NST6 typu negace logického součinu a naprvní vstup dvacátéhoprvního dvouvstupového ob-vodu NSD21 typu negace logického součinu a tvořísoučasně padesátýpátý vstup055 zapojení, připoji-telný na řídicí paměť typu ROM. Třetí nastavovacívstup 4 dvacátéhopátého pětibitového posuvnéhoťegistru PR25 pro signál ROM(13) tvoří současněpadesátýšestý vstup 056 zapojení, připojitelný na:řídicí paměť typu ROM, kdežto jeho čtvrtý nasta-jvovací vstup 6 pro signál ROM(9) tvoří současněpadesátýsedmý vstup 057 zapojení, připojitelný nařídicí paměť typu ROM a jeho čtvrtý datový výstup11 pro signál K(3) je připojen na první vstupdvacátéhodevátého dvouvstupového obvodu;NSDK29 typu negace logického součinu s otevře-ným kolektorem. Druhý nastavovací vstup 3 dva-cátéhošestého pětibitového posuvného registru iPR26 pro signál ROM(16) je připojen na prvnívstup čtvrtého třívstupového obvodu NST4 typunegace logického součinu, dále na druhý vstupdvacátéhoprvního dvouvstupového obvoduNSD21 typu negace logického součinu a tvořísoučasn&šédpsátý vstup 060 zapojení, připojitelnýna řídicí paměť typu ROM, kdežto jeho třetínastavovací vstup 4 pro signál ROM(12) tvořísoučasně šedesátýprvní vstup 061 zapojení, připo-jitelný na řídicí paměť typu ROM a jeho čtvrtýnastavovací vstup 6 pro signál ROM(8) tvořísoučasně šedesátýdruhý vstup 062 zapojení, připo-jitelný na řídicí paměť typu ROM, přičemž jehočtvrtý datový výstup 11 pro signál K(2) je připojenna první vstup třicátého dvouvstupového obvoduNSDK30 typu negace logického součinu s otevře-ným kólektorem. První nastavovací vstup 2 dvacá-téhosedmého pětibitového posuvného registrui PR27 pro signál ROM(19) tvoří současně šedesá- j: týtřetí vstup 063 zapojení, připojitelný na řídicíi paměť typu ROM, kdežto jeho druhý nastavovací •17 ί vstup 3 pro signál ROM(15) tvoří současně šedesá-týčtvrtý vstup 064 zapojení, připojitelný na řídicíjpaměť typu ROM a jeho třetí nastavovací vstup4 pro signál ROM(ll) tvoří současně šedesátýpátývstup 065 zapojení, připojitelný na řídicí paměťtypu ROM. Čtvrtý nastavovací vstup 6 dvacátého-sedmého pětibitového posuvného registru PR27pro signál ROM(7) tvoří současně šedesátýšestývstup 066 zapojení, připojitelný na řídicí paměťtypu ROM, kdežto jeho čtvrtý datový výstup 11pro signál K(l) je připojen na první vstup třicáté-hoprvního dvouvstupového obvodu NSDK 31 typunegace logického součinu s otevřeným kolektorem.První nastavovací vstup 2 dvacátéhoosmého pěti-bitového posuvného registru PR28 pro signálROM(18) tvoří současně šedesátýsedmý vstup 067zapojení, připojitelný na řídicí paměť typu ROM,kdežto jeho druhý nastavovací vstup 3 pro signálRQM(14) tvoří současně šedesátýosmý vstup 068zapojení, připojitelný na řídicí paměť typu ROMa jeho třetí nastavovací vstup 4 pro signálROM( 10) tvoří současně šedesátýdevátý vstup 069zapojení, připojitelný na řídicí paměť typu ROM.Čtvrtý nastavovací vstup 6 dvacátéhoosmého pěti-bitového posuvného registru PR28 pro signálROM(6) tvoří současně sedmdesátý vstup 070zapojení, připojitelný na řídicí paměť typu ROM,kdežto jeho čtvrtý datový výstup 11 pro signál K(0)je připojen na první vstup třicátéhodruhéhodvouvstupového obvodu NSDK32 typu negacelogického součinu s otevřeným kolektorem. Druhývstup čtvrtého třívstupového obvodu NST4 typunegace logického součinu pro signál ROM(17) jepřipojen na první vstup pátého třívstupovéhoobvodu NST5 typu negace logického součinua tvoří současně sedmdesátýsedmý vstup 077zapojení, připojitelný na řídicí paměť typu ROM,kdežto jeho výstup je připojen na vstup třicátého-pátého invertoru INV35, jehož výstup pro signál1DOS je připojen na druhý vstup třicátéhotřetího! dvouvstupového obvodu NSDK33 typu negacei logického součinu s otevřeným kolektorem a navstupy prvního až čtvrtého invertoru INVK1 až: INVK4 s otevřeným kolektorem. Výstup prvníhoi invertoru INVK1 s otevřeným kolektorem jei připojen na výstup dvacátéhodevátého dvouvstu-pového obvodu NSDK29 typu negace logickéhosoučinu s otevřeným kolektorem. Výstup druhéhoinvertoru INVK2 s otevřeným kolektorem jepřipojen na výstup třicátého dvouvstupového ob-vodu NSDK30 typu negace logického součinus otevřeným kolektorem. Výstup třetího invertoruINVK3 s otevřeným kolektorem je připojen navýstup třicátéhoprvního dvouvstupového obvoduNSDK31 typu negace logického součinu s otevře-ným kolektorem. Výstup čtvrtého invertoruINVK4 s otevřeným kolektorem je připojen navýstup třicátéhodruhého dvouvstupového obvoduNSDK32 typu negace logického součinu s otevře-ným kolektorem. Druhý vstup pátého třívstupové-ho obvodu NST5 typu negace logického součinupro signál ROM(16) je připojen na první vstup 209222 šestého třívstupového obvodu NST6 typu negacelogického součinu a tvoří současně sedmdesátýos-mý vstup 078 zapojení, připojitelný na řídicí paměťtypu ROM, kdežto jeho výstup je připojen na vstuptřicátéhošestého invertoru INV36, jehož výstuppro signál ODOS je připojen na druhý vstuptřicátéhočtvrtého dvouvstupového obvoduNSDK34 typu negace logického součinu s otevře-ným kolektorem. Výstup šestého třívstupovéhoobvodu NST6 typu negace logického součinu jepřipojen na vstup třicátéhosedmého invertoruINV37, jehož výstup pro signál T1DOS je připojenna vstup pátého invertoru INVK5 s otevřénýmkolektorem a na druhé vstupy druhého, čtvrtého,šestého a osmého dvouvstupového 'obvoduNSDK2, NSDK4, NSDK6 a NSDK8 typu negacelogického součinu s otevřeným kolektorem. Vý-stup dvacátého prvního dvouvstupového ObvoduNSD21 typu negace logického součinu je připojenna první vstup dvacátého dvouvstupového obvoduNSD20 typu negace logického součinu, jehožvýstup pro signál KDOS je připojen na první vstuptřicátéhopátého dvouvstupového obvoduNSDK35 typu negace logického součinu s otevře-ným kolektorem a na druhé vstupy dvacátéhodevá-tého až třicátéhodruhého dvouvstupového obvoduNSDK29 až NSDK32 typu negace logickéhosoučinu s otevřeným kolektorem. Výstupy třicáté-hotřetího až třicátéhopátého dvouvstupového ob-vodu NSDK33 až NSDK35 typu negace logickéhosoučinu s otevřeným kolektorem a výstup pátéhoinvertoru INVK5 s otevřeným kolektorem jsouspojeny a připojeny jednak přes dvacátýpátý odporR25 na kladný pól + zdroje elektrické energie,jednak na základní vstup 21 druhého klopnéhoi obvodu AT2(15) typu D, jehož nulový výstup 202j pro signál T2(15) je připojen na první vstuptřicátéhotřetího dvouvstupového obvodu NSDK33 typu negace logického součinu s otevře-ným kolektorem, na sériový vstup dat 9 dvacátého-devátého pětibitového posuvného registru PR29,na čtvrtý vstup šestnáctého čtyřvstupového součto-vě součinového hradla SSHC16 a na první vstupi čtvrtého dvouvstupového obvodu NSD4 typu ne-i gace logického součinu. Hodinový vstup 22 druhé-; ho klopného obvodu AT2(15) typu D pro signál T2(HOD) je připojen na hodinové vstupy 1 dvacá-téhodevátého až třicátéhoprvního pětibitovéhoposuvného registru PR29 až PR31 a tvoří současněpadesátýtřetí vstup 053 zapojení, připojitelný načasový zdroj. Nulovací vstupy 16 dvacátéhodevá-tého až třicátéhoprvního pětibitového posuvnéhoregistru PR29 až PR31 pro signál T2(NUL) jsouspojeny a připojeny na nastavovací vstup 24druhého klopného obvodu AT2(15) typu D a tvořísoučasně padesátýosmý vstup 058 zapojení, připo-jitelný na časový zdroj. Vstupy třicátéhodruhéhoa třicátéhotřetího invertoru INV32 a INV33 prosignál T2(NAS) jsou spojeny a tvoří současněsedmdesátýprvní 071 zapojení, připojitelný načasový zdroj. Výstup třicátéhodruhého invertoruINV32 je připojen jednak na první vstup třetího 209222 18 dvouvstupového obvodu NSD3 typu negace logic-kého součinu, jehož výstup je připojen na nulovacívstup 23 druhého klopného obvodu AT2(1S) typuD, jednak na uvolňovací vstup nastavení 8 dvacáté-hodevátého pětibitového posuvného registruPR29. Výstup třicátéhotřetího invertoru INV33 jepřipojen na uvolňovací vstupy 8 třicátého a třicáté-hoprvního pětibitového posuvného registru PR30a PR31. První datový.výstup 15 dvacátéhodeváté-ho pětibitového posuvného registru PR29 prosignál T2(14) je připojen na čtvrtý vstup dvanácté-ho čtyřvstupověho součtově součinového hradlaSSHC12 a na první vstup pátého dvouvstupovéhoobvodu NSD5 typu negace logického součinu,'jehož výstup pro datový signál T2(14)M tvořísoučasně čtyřicátýdevátý výstup 0049 zapojení,připojitelný na hlavní paměť. Výstup čtvrtéhodvouvstupového obvodu NSD4 typu negace logic-kého součinu pro datový signál T2(15)M tvořísoučasně čtyřicátýosmý výstup 0048 zapojení,připojitelný na hlavní paměť. Druhý datový výstup14 dvacátéhodevátého pětibitového posuvnéhoregistru PR29 pro signál T2(13) je připojen načtvrtý vstup osmého čtyřvstupověho součtově sou-činového hradla SSHC8 a na první vstup šestéhodvouvstupového obvodu NSD6 typu negace logic-kého součinu, jehož výstup pro datový signálT2(13)M tvoří současně padesátý výstup 0050zapojení, připojitelný na hlavní paměť. Třetí dato-vý výstup 13 dvacátéhodevátého pětibitového po-suvného registru PR29 pro signál T2(12) je připo-jen na čtvrtý vstup čtvrtého součtově součinovéhohradla SSHC4 a na první vstup sedmého dvouvstu-pového obvodu NSD7 typu negace logickéhosoučinu, jehož výstup pro datový signál T2(12)Mtvoří současně padesátýprvní výstup 0051 zapoje-ní, připojitelný na hlavní paměť. Čtvrtý datovývýstup 11 dvacátéhodevátého pětibitového posuv-ného registru PR29 pro signál T2(ll) je připojenna čtvrtý vstup patnáctého čtyřvstupověho součto-vě součinového hradla SSHC15 a na první vstuposmého dvouvstupového obvodu NSD8 typu nega-ce logického součinu, jehož výstup pro datovýsignál T2(11)M tvoří současně padesátýdruhý vý-stup 0052 zapojení, připojitelný na hlavní paměť.Pátý datový výstup 10 dvacátéhodevátého pětibi-tového posuvného registru PR29 pro signál T2(10)je připojen na čtvrtý vstup jedenáctého čtyřvstupo-vého součtově součinového hradla SSHC11, nasériový vstup dat 9 třicátého pětibitového posuvné-ho registru PR30 a, na první vstup devátéhodvouvstupového obvodu NSD9 typu negace logic-kého součinu, jehož výstup pro datový signálT2(10)M tvoří současně padesátýtřetí výstup 0053zapojení, připojitelný na hlavní paměť. První dato-vý výstup 15 třicátého pětibitového posuvnéhoregistru PR30 pro signál T2(9) je připojen načtvrtý vstup sedmého součtově součinového hradlaSSHC7 a na první vstup desátého dvouvstupovéhoobvodu NSD10 typu negace logického součinu,jehož výstup pro datový signál T2(9)M tvořísoučasně padesátýčtvrtý výstup 0054 zapojení, připojitelný na hlavní paměť. Druhý datový výstup 114 třicátého pětibitového posuvného registruPR30 pro signál T2(8) je připojen na čtvrtý vstuptřetího čtyřvstupověho součtově součinovéhohradla SSHC3 a na první vstup jedenáctéhodvouvstupového obvodu NSD11 typu negace lo-gického součinu, jehož výstup pro datový signálT2(8)M tvoří současně padesátýpátý výstup 0055zapojení, připojitelný na hlavní paměť. Třetí dato-vý výstup 13 třicátého .pětibitového posuvnéhoregistru PR30 pro signál T2(7) je připojen načtvrtý vstup čtrnáctého čtyřvstupověho součtověsoučinového hradla SSHC14 a na první vstupdvanáctého dvouvstupového obvodu NSD12 typunegace logického součinu, jehož výstup pro datovýsignál T2(7)M tvoří současně padesátýšestý výstup0056 zapojení, připojitelný na hlavní paměť.Čtvrtý datový výstup 11 třicátého pětibitovéhoposuvného registru PR30 pro signál T2(6) jepřipojen na čtvrtý vstup desátého čtyřvstupověhosoučtově součinového hradla SSHC10 a na prvnívstup třináctého dvouvstupového obvodu NSD13typu negace logického součinu, jehož výstup prodatový signál T2(6)M tvoří současně padesátýsed-mý výstup 0057 zapojení, připojitelný na hlavnípaměť. Pátý datový výstup 10 třicátého pětibitové-ho posuvného registru PR30 pro signál T2(5) je i připojen na čtvrtý vstup šestého čtyřvstupověhoi součtově součinového hradla SSHC6, na sériový; vstup dat 9 třicátéhoprvního pětibitového posuv-ného registru PR31 a na první vstup čtrnáctéhoI dvouvstupového obvodu NSD14 typu negace lo-,gického součinu, jehož výstup pro datový signálT2(S)M tvoří současně padesátýosmý výstup 0058zapojení, připojitelný na hlavní paměť. První dato-vý výstup 15 třicátéhoprvního pětibitového posuv-ného registru PR31 pro signál T2(4) je připojen načtvrtý vstup druhého čtyřvstupověho součtověsoučinového hradla SSHC2 a na první vstuppatnáctého dvouvstupového obvodu NSD15 typunegace logického součinu, jehož výstup pro datovýsignál T2(4)M tvoří současně padesátýdevátý vý-stup 0<V59 zapojení, připojitelný na hlavní paměť.Druhý datový výstup 14 třicátéhoprvního pětibito-vého posuvného registru PR31 pro signál T2(3) jepřipojen na čtvrtý vstup třináctého čtyřvstupověhosoučtově součinového hradla SSHC13 a na prvnívstup šestnáctého dvouvstupového obvodu NSD16typu negace logického součinu, jehož výstup prodatový signál T2(3)M tvoří současně šedesátývýstup 0060 zapojení, připojitelný na hlavní pa-měť. Třetí datový výstup 13 třicátéhoprvníhopětibitového posuvného registru PR31 pro signálT2(2) je připojen na čtvrtý vstup devátého čtyřv-stupového součtově součinového hradla SSHC9a na první vstup sedmnáctého dvouvstupovéhoobvodu NSD17 typu negace logického součinu,jehož výstup pro datový signál T2(2)M tvořísoučasně šedesátýprvní výstup 0061 zapojení, při-pojitelný na hlavní paměť. Čtvrtý datový výstup 11třicátéhoprvního pětibitového posuvného registruPR31 pro signál T2(l) je připojen na čtvrtý vstup 19 209222 pátého čtyřvstupového součtově součinovéhohradla SSHC5 a na první vstup osmnáctého dvouv-stupového obvodu NSD18 typu negace logickéhosoučinu, jehož výstup pro datový signál T2(1)Mtvoří současně šedesátýdruhý výstup 0062 zapoje-ní, připojitelný na hlavní paměť. Pátý datovývýstup 10 třicátéhoprvního pětibitového posuvné-ho registru PR31 pro signál T2(0) je připojen nadruhý vstup třicátéhopátého dvouvstupového ob-vodu NSDK35 typu negace logického součinus otevřeným kolektorem, na čtvrtý vstup prvníhočtyřvstupového součtově součinového hradlaSSHC1 a na první vstup devatenáctého dvouvstu-pového obvodu NSD19 typu negace logickéhosoučinu, jehož výstup pro datový signál T2(0)Mtvoří současně šedesátýtřetí výstup 0063 zapojení,připojitelný na hlavní paměť. Druhý vstup čtvrtéhodvouvstupového obvodu NSD4 typu negace logic-kého součinu pro signál EXT(15) je připojen přesdevátý odpor R9 na kladný pól + zdroje elektrickéenergie a tvoří současně osmdesátýprvní vstup 081zapojení, připojitelný na externí obvody. Druhývstup pátého dvouvstupového obvodu NSD5 typunegace logického součinu pro signál EXT(14) jepřipojen přes desátý odpor R10 na kladný pól+ zdroje elektrické energie a tvoří současněosmdesátýdruhý vstup 082 zapojení, připojitelnýna externí obvody. Druhý vstup šestého dvouvstu-pového obvodu NSD6 typu negace logickéhosoučinu pro signál EXT(13) je připojen přesjedenáctý odpor Rll na kladný pól + zdrojeelektrické energie a tvoří současně osmdesátýtřetívstup 083 zapojení, připojitelný na externí obvody.Druhý vstup sedmého dvouvstupového obvoduNSD7 typu negace logického součinu pro signálEXT(12) je připojen přes dvanáctý odpor R12 nakladný pól + zdroje elektrické energie a tvořísoučasně osmdesátýčtvrtý vstup 084 zapojení,připojitelný na externí obvody. Druhý vstup osmé-ho dvouvstupového obvodu NSD8 typu negacelogického součinu pro signál EXT(ll) je připojenpřes třináctý odpor R13 na kladný pól + zdrojeelektrické energie a tvoří současně osmdesátýpátývstup 085 zapojení, připojitelný na externí obvody.Druhý vstup devátého dvouvstupového obvoduNSD9 typu negace logického součinu pro signálEXT(10) je připojen přes čtrnáctý odpor R14 nakladný pól + zdroje elektrické energie a tvořísoučasně osmdesátýšestý vstup 086 zapojení, při-pojitelný na externí obvody. Druhý vstup desátéhodvouvstupového obvodu NSD10 typu negace lo-gického součinu pro signál EXT(9) je připojen přespatnáctý odpor R15 na kladný pól + zdrojeelektrické energie a tvoří současně osmdesátýsed-mý vstup 087 zapojení, připojitelný na externíobvody. Druhý vstup jedenáctého dvouvstupové-ho obvodu NSD11 typu negace logického součinupro signál EXT(8) je připojen přes šestnáctý odporR16 na kladný pól + zdroje elektrické energiea tvoří současně osmdesátýosmý vstup 088 zapoj ε-πί, připojitelný na externí obvody. Druhý vstupdvanáctého dvouvstupového obvodu NSD12 typu negace logického součinu pro signál EXT(7) jepřipojen přes sedmnáctý odpor R17 na kladný pól+ zdroje elektrické energie a tvoří současněosmdesátýdevátý vstup 089 zapojení, připojitelnýna externí obvody. Druhý vstup třináctého dvouv-stupového obvodu NSD13 typu negace logickéhosoučinu pro signál EXT(6) je připojen přes os-mnáctý odpor R18 na kladný pól + zdroje elektric-ké energie a tvoří současně devadesátý vstiip 090'zapojení, připojitelný na externí obvody. Druhývstup čtrnáctého dvouvstupového obvodu NSD14typu negace logického součinu pro signál EXT(5)je přippjen přes devatenáctý odpor R19 na kladnýpól + zdroje elektrické energie a tvoří současnědevadesátýprvní vstup 091 zapojení, připojitelnýna externí obvody. Druhý vstup patnáctého dvouv-stupového obvodu NSD15 typu negace logickéhosoučinu pro signál EXT(4) je připojen přes dvacátýodpor R20 na kladný pól + zdroje elektrickéenergie a tvoří současně devadesátýdruhý vstup092 zapojení, připojitelný na externí obvody.Druhý vstup šestnáctého dvouvstupového obvoduNSD16 typu negace logického součinu pro signálEXT(3) je připojen přes dvacátýprvní odpor R21na kladný pól + zdroje elektrické energie a tvořísoučasně devadesátýtřetí vstup 093 zapojení, při-pojitelný na externí obvody. Druhý vstup sedm-náctého dvouvstupového obvodu NSD17 typunegace logického součinu pro signál EXT(2) jepřipojen přes dvacátýdruhý odpor R22 na kladnýpól + zdroje elektrické energie a tvoří současnědevadesátýčtvrtý vstup 094 zapojení, připojitelnýna externí obvody. Druhý vstup osmnáctéhodvouvstupového obvodu NSD18 typu negace lo-gického součinu pro signál EXT(l) je připojen přesdvacátýtřetí odpor R23 na kladný pól + zdrojeelektrické energie a tvoří současně devadesátýpátývstup 095 zapojení, připojitelný na externí obvody.Druhý vstup devatenáctého dvouvstupového ob-vodu NSD19 typu negace logického součinu prosignál EXT(0) je připojen přes dvacátýčtvrtýodpor R24 na kladný pól + zdroje elektrickéenergie a tvoří současně devadesátýšestý vstup 096zapojení, připojitelný na externí obvody. Druhévstupy třicátéhošestého až třicátéhodevátéhodvouvstupového obvodu NSDK36 až NSDK39typu negace logického součinu s otevřeným kolek-torem pro signál EDOR jsou spojeny a tvořísoučasně sedmdesátýdruhý vstup 072 zapojení,připojitelný na časový zdroj. Nastavovací vstupy34, 44, 54, 64 třetího až šestého klopného obvoduAE3, AE2, ΑΕΙ, ΑΕ0 typu D pro signál E(NUL)jsou spojeny a tvoří současně sedmdesátýtřetívstup 073 zapojení, připojitelný na časový zdroj,kdežto jejich základní vstupy 31, 41, 51, 61 jsouspojeny na kladný pól + zdroje elektrické energiea jejich hodinové vstupy 32, 42, 52, 62 pro signálE(HOD) jsou spojeny a tvoří současně sedmdesá-týčtvrtý vstup 074 zapojení, připojitelný na časovýzdroj. Nulový výstup 302 třetího klopného obvoduAE3 typu D pro signál E3 je připojen na prvnívstup třicátéhošestého dvouvstupového obvodu 20 209222 NSDK36 typu negace logického součinu s otevře-ným kolektorem, kdežto jeho nulovací vstup 33 jepřipojen na výstup dvacátéhodruhého dvouvstu-pového obvodu NSD22 typu negace logickéhosoučinu. Nulový výstup 402 čtvrtého klopnéhoobvodu AE2 typu D pro signál E2 je připojen naprvní vstup třicátéhosedmého dvouvstupového ob-vodu NSDK37 typu negace logického součinus otevřeným kolektorem, kdežto jeho nulovacívstup 43 je připojen na výstup dvaCátéhotřetíhodvouvstupového obvodu NSD23 typu negace lo-gického součinu. Nulový výstup 502 pátého klop-ného obvodu AE1 typu D pro signál El je připojenná první vstup třicátéhoosmého dvouvstupovéhoobvodu NSDK38 typu negace logického součinus otevřeným kolektorem, kdežto jeho nulovacíi vstup 53 je připojen na výstup dvacátéhočtvrtéhodvouvstupového obvodu NSD24 typu negace lo-gického součinu. Jedničkový výstup 601 šestéhoklopného obvodu AEO typu D pro signál EO tvořísoučasně čtyřicátýšestý výstup 0046 zapojení, při-pojitelný na řídicí jednotku mikroprocesoru. Nulo-vací vstup 63 šestého klopného obvodu AEO typufc> je připojen na výstup dvacátéhopátého dvouv-stupového obvodu NSD25 typu negace logickéhosoučinu, kdežto jeho nulový výstup 602 pro signálE0 je připojen na první vstup třicátéhočtvrtéhodvouvstupového obvodu NSDK34 typu negacelogického součinu s otevřeným kolektorem, naprvní vstup třicátéhodevátého dvouvstupového *obvodu NSDK39 typu negace logického součinus otevřeným kolektorem a tvoří současně čtyřicátý-,sedmý výstup 0047 zapojení, připojitelný na řídicíjednotku mikroprocesoru. Vstup třicátéhočtvrtéhoinvertoru INV34 pro signál E(NAS) tvoří současněsedmdesátýpátý vstup 075 zapojení, připojitelnýna časový zdroj, kdežto jeho výstup je připojen naprvní vstupy dvacátéhodruhého až dvacátéhopáté-ho dvouvstupového obvodu NSD22 až NSD25typu negace logického součinu.
Jako pětibitových posuvných registrů PR1 ažPR31 je použito známého zapojení, jež je schema-ticky znázorněno na obr. 2.
Zapojení procesoru pro inteligentní terminál seskládá z akumulátoru TI (obr. lg, h), registrupodmínky Q (obr. Id), čítače makroinstrukcíP (obr. le), registru konstanty K (obr. lf), data-re-gistru T2 (obr. li, j), registru přenosu E (obr. lk),prvního pracovního registru R1 (obr. la), druhéhopracovního registru R2 (obr. lb) a adresovéhoregistru R3 (obr. lc) a spolupracuje s neznázorně-nými zapojeními aritmetické a logické jednotky dlečs. autorského osvědčení č. 209221, časovéhozdroje dle čs. autorského osvědčení č. 198987a řídicí jednotky mikroprocesoru dle čs. autorské-ho osvědčení č. 201557.
První pracovní registr R1 je serioparalelní šest-náctibitový registr s paralelním vstupem a čtyřbito-vým serioparalelním výstupem. Informace je doprvního pracovního registru R1 převáděna z aku-mulátoru TI paralelně a sice pomocí signálů Tl(0)až Tl(15). Tyto signály jsou řízeny pomocí dalších signálů R1(NUL), R1(NAS). Signál RlfNUL)provádí nulování prvního pracovního registru R1v čase T4B (obr. 4) a signál RlfNAS) provádípřevod obsahu akumulátoru TI do prvního pra-covního registru pomocí uvedených signálů Tl(0)až Tl(15). Převod se provádí podle kódu T mik-roinstrukce Tbus —»R1 (obr. 3). Serioparalelnívýstup z prvního pracovního registru R1 je řízenhodinovým signálem RlfHOD), v závislosti nakódu H v mikroinstrukci, to je 1 až 4 impulsy'v časech TO až T3. Hodinové impulsy přicházejí navstup 027 pro signál RlfHOD) pouze tehdy» je-li'kód R mikroinstrukce R1 —» Rbus. Hodinový im-pulsy jsou dále podmíněně hradlovány v závislostina kódu podmínky v mikroinstrukci. Výstup první-ho pracovního registru Rl je přiveden na sběrniciR signály RBUSfO) až RBUSf3), je-li signálR1DOR ve stavu logické 1. Signál klDOR je řízenkódem R mikroinstrukce R1 -> Rbus. SběrniceR je zapojena na vstup neznázoměné aritmetickéa logické jednotky, řízené kódem ALJ mikroin-strukce. První pracovní registr R1 pracuje součas-ně jako přepínač sběrnice T, viz signály Tl(0) ažTl(15) se serioparalelní recirkulací obsahu první-ho pracovního registru Rl. Jsou-li splněny shorauvedené podmínky pro přítomnost hodinovýchimpulsů, posune se obsah registru přes aritmetic-kou a logickou jednotku do akumulátoru TIa současně je původní obsah zachován v prvnímpracovním registru Rl nebo posunut o zvolenýpočet čtyřbitových slov, podle počtu hodinovýchimpulsů daných v mikroinstrukci. Jsou-li splněnyshora uvedené podmínky pro převod obsahu aku-mulátoru TI do prvního pracovního registru Rl,pak je původní obsah prvního pracovního registruRl nahrazen novým výsledkem operace, která bylaprovedena v aritmetické a logické jednotce.
Analogicky jako první pracovní registr Rl pra-cuje druhý pracovní registr R2, s tím rozdílem, žepřevod z akumulátoru TI nastává ve stavuTbus R2 kódu T mikroinstrukce, hodinové im-pulsy jsou povoleny staven R2 -> Rbus kóduR mikroinstrukce a výstup druhého pracovníhoregistru R2 je přepojen na sběrnici R ve stavuR2 —» Rbus kódu R.
Adresového registru R3 je možné využívatsteině( jako registrů Rl a R2, navíc však jehovýiúpjyí se signály R3(0) až R3(15) provádějíadresaci hlavní paměti procesoru pro čtení datz hlavní paměti do akumulátoru TI nebo zápis datz data-registru T2 do hlavní paměti procesoru.S adresou je tedy možno provádět všechny opera-ce, stejně jako s obsahy ostatních registrů. Hodino-vé impulsy přivádět do adresového registru R3a přepnutí výstupu na sběrnici R je povoleno vestavu R3 —» Rbus kódu R a přepis z akumulátoruTI do adresového registru R3 nastává ve stavuTbus —» R3 kódu T mikroinstrukce.
Registr podmínky Q pracuje analogicky jako registry Rl, R2, R3, avšak jeho paralelní výstupy pro signály Q(0) až Q(Í5) jsou testovány na základě kódu podmínky v mikroinstrukci. Každé-
Claims (1)
- 21 mu bitu registru podmínky Q přísluší odpovídající stav kódu podmínky 0, 1, 2.....15. Do registru podmínky Q se zaznamenává kód makroinstrukce,která je čtena z hlavní paměti do akumulátoru TIa ve stejném cyklu mikroprocesoru převedena doregistru podmínky Q. Testováním obsahu registrupodmínky Q se provede účinné větvení mikropro-gramu podle kódu makroinstrukce. iDo íčítače makroinstrukcí P se zaznamenáváadresa' vstupního bodu programu, bud z hlavnípaměti přes akumulátor TI anebo z libovolnéhoregistru přes aritmetickou a logickou jednotku,která může modifikovat předchozí stav zvolenéhoregistíu, načež je výsledek operace vrácen přesakumulátor TI do čítače makroinstrukcí P. Podob-mě}jako u výše plopsaných registrů je čítač makroin-strukcí P řízen kódem T a R makroinstrukceP Rbus, Tbus -» P, Tbus —» PR3. Registr konstanty K slouží ke vstupu konstantz řídicí paměti typu ROM do registrů proéesoru.Bity 0 až 21 mikroinstrukce, viz formát F2, jsouparalelně přepisovány do registru konstany K vzá-vislosti na bitu 22, viz signál ROM(22) mikroin-strukce, s časovým řízením .pomocí signálůTíC, TE,TD, TOSC. Konstanta z registru korisfaM^K jevysílána na sběrnici S, viz signály 5jBÚs(0) ažSBUS(3), takže j e možno operovat mezi registremkonstanty K a libovolným registrem R1,R2,R3, P,Q, ΤΪ, které jsou přepínány na sběrnici R. Registrkonstanty K je využit jako zásobníkový registrobsahu akumulátoru TI, neboť současně s výstu-pem konstanty z registru konstanty K se dostává doregistru konstanty K obsah z akumulátoru TIpomocí serioparalelního vstupu, kam jsou přivede- PfeDMĚT Zapojení procesoru prb inteligentní terminál,vyznačené tím, že druhý vstup prvního čtyřvstupo-vého součtově součinového hradla (SSHC1) tvořísoučasně první vstup (01) zapojení, kdežto jehotřetí vstup je připojen na třetí všťupy druhého ažšestnáctého čtyřvstupového součtově součinovéhohradla (SSHC2 až SSHC16) a tvoří současně druhývstup (02) zapojení, druhý vstup druhého čtyřvstu-pového součtově součinového hradla (SSHC2)tvoří současně třetí vstup (03) zapojení, druhývstup třetího čtyřvstupového součtově součinové-ho hradla (SSHC3) tvoří současně čtvrtý vstup (04)zapojení, druhý vstup čtvrtého č^řvstupovéhosoučtově součinového hradíte. (SSMC4) tvoří sou-časně pátý vstup (05) zapojení, hodinové vstupy (1) prvního až čtvrtého pětibitového posuvnéhoregistru (PR1 až PR4) jsou spojeny a tvoří součas-ně šestý vstup (06) zapojení, druhý vstup pátéhočtyřvstupového součtově součinového hradla(SSHC5) tvoří současně sedmý vstup (07) zapoje-ní, druhý vstup šestého čtyřvstupového součtověsoučinového hradla (SSHC6) tvoří současně osmývstup (08) zápojem, druhý vstup sedmého čtyř-vstupového součtově součinového hradla (SSHC7) 209222 ny signály Tl(0) až TI (3) z akumulátoru TI. Výstup akumulátoru TI je pomocí mikroin-strukce přepínán buď na sběrnici R, viz stavTI —* Rbus kódu R, nebo na sběrnici S, viz stavTI -> Sbus kódu S. Do akumulátoru TI se posunu-je výsledek operace z aritmetické a logické jednot-ky pomocí signálů ALJ(0) až ALJ(3) nebo datačtená z hlavní paměti pomocí paralelních vstupůsignálů DAT(0) až DAT(15) nebo z data-registruT2 pomocí signálů T2{0) až T2(15). Obsah akumu-látoru TT je paralelně přenášen do jednoho z regis-trů Rl, R2, R3, Q, P, E pomocí kódu T mikroin-strukce a nebo do data-registru T2 pomocí bituTI —» T2 mikroinstrukce. Paralelní přenos probíháv časech T3, T4B. Data-registr T2 má rovněž více funkcí. Za prvépracuje jako posuvný registr, který umožňujeposuv informace o jeden až čtyři bity vpravov jednom cyklu mikroprocesoru. Do nejvyššíhobitu se přitom dostává bud „ 1 “ nebo přenosový bitE0 nebo nejnižší bit T2(0), t© je rotace data-regis-tru T2 anebo se opakuje předchozí stav nejvyššíhobitu, to je aritmetický posúv vpravo. Jednu z uve-dených možností určuje kód S a X mikroinstrukce.Za druhé pracuje jako přechodná paměť akumulá-torů TI, za třetí jako vstupní registr hlavní paměti.Data převáděná z paměti do akumulátoru TImohou být v témže cyklu převedena do data-regis-tru T2, tam posunuta nebo zrotována uvedenýmzpůsobem a v následujícím cyklu vrácena zpět dohlavní paměti nebo do akumulátoru TI. Registrpřenosu E pracuje jako paměť binárního nebodekadického přenosu nebo jako čítač cyklů připrovádění dekadických operací. VYNÁLEZU tvoří současně devátý vstup (09) zapojení, druhývstup osmého čtyřvstupového součtově součinové-ho hradla (SSHC8) tvoří současně desátý vstup(010) zapojení, druhý vstup devátého čtyřvstupo-vého součtově součinového hradla (SSHC9) tvořísoučasně jedenáctý vstup (011) zapojení, druhývstup desátého čtyřvstupového součtově součino-vého hradla (SSHC10) tvoří současně dvanáctývstup (012) zapojení, druhý vstup jedenáctéhočtyřvstupového součtově součinového hradla(SSHC11) tvoří současně třináctý vstup (013)zapojení, druhý vstup dvanáctého čtyřvstupovéhosoučtově součinového hradla (SSHC12) tvoří sou-časně čtrnáctý vstup (014) zapojení, druhý vstuptřináctého čtyřvstupového součtově součinovéhohradla (SSHC13) tvoří současně patnáctý vstup(015) zapojení, druhý vstup čtrnáctého čtyřvstupo-vého součtově součinového hradla (SSHC14) tvořísoučasně šestnáctý vstup (016) zapojení, druhývstup patnáctého čtyřvstupového součtově souči-nového hradla (SSHC15) tvoří současně sedmnác-tý vstup (017) zapojení, druhý vstup šestnáctéhočtyřvstupového součtově součinového hradla(SSHC16) tvoří současně osmnáctý vstup (018) 209222 22 zapojení, první vstup prvního dvouvstupovéhoobvodu (NSD1) typu negace logického součinutvoří současně devatenáctý vstup (019) zapojení,kdežto jeho výstup je připojen na výstup druhéhodvouvstupového obvodu (NSD2) typu negace lo-gického součinu a tvoří současně první výstup(001) zapojení, druhý vstup prvního dvouvstupo-vého obvodu (NSD1) typu negace logického souči-nu a první vstup druhého dvouvstupového obvodu(NSD2) typu negace logického součinu jsou spoje-ny a tvoří současně dvacátý vstup (020) zapojení,první vstup prvního třívstupového obvodu (NST1)typu negace logického součinu je připojen na prvnínastavovací vstup (2) dvacátéhošestého pětibito-vého posuvného registru (PR26) a tvoří současnědvacátýprvní vstup (021) zapojení, kdežto jehodruhý vstup tvoří současně dvacátýdruhý vstup(022) zapojení, třetí vstup prvního třívstupovéhoobvodu (NST1) typu negace logického součinu jepřipojen na třetí vstupy čtvrtého až šestého třívstu-pového obvodu (NST4 až NST6), dále na druhývstup dvacátého dvouvstupového obvodu(NSD20) typu negace logického součinu a tvořísoučasně dvacátýtřetí vstup (023) zapojení, výstupprvního třívstupového obvodu (NST1) typu negacelogického součinu je připojen na vstup devatenác-tého invertoru (INV19), jehož výstup je připojenna druhý vstup druhého dvouvstupového obvodu(NSD2) typu negace logického součinu a nazákladní vstup (11) prvního klopného obvodu(AČT) typu D, hodinový vstup (12) prvníhoklopného obvodu (AČT) typu D tvoří současnědvacátýčtvrtý vstup (024) zapojení, kdežto jehojedničkový výstup (101) je připojen na prvnívstupy prvního až šestnáctého čtyřvstupovéhosoučtově součinového hradla (SSHC1 až SSHC16)a tvoří současně druhý výstup (002) zapojení,výstup prvního čtyřvstupového součtově součino-vého hradla (SSHC1) je připojen na vstup prvníhoinvertoru (INV1), jehož výstup je připojen načtvrtý nastavovací vstup (6) prvního pětibitovéhoposuvného registru (PR1), výstup druhého čtyř-vstupového součtově součinového hradla (SSHC2)je připojen na vstup druhého invertoru (INV2),jehož výstup je připojen na třetí nastavovací vstup (4) prvního pětibitového posuvného registru(PR1), výstup třetího čtyřvstupového součtověsoučinového hradla (SSHC3) je připojen na vstuptřetího invertoru (INV3), jehož výstup je připojenna druhý nastavovací vstup (3) prvního pětibitové-ho posuvného registru (PR1), výstup čtvrtéhočtyřvstupového součtově součinového hradla(SSHC4) je připojen na vstup čtvrtého invertoru(INV4), jehož výstup je připojen na první nastavo-vací vstup (2) prvního pětibitového posuvnéhoregistru (PR1), pátý nastavovací vstup (7) prvníhopětibitového posuvného registru (PR1) je připojenna nulový potenciál, kdežto jeho pátý datovývýstup (10) tvoří současně šedesátýčtvrtý výstup(0064) zapojení, čtvrtý datový výstup (11) prvníhopětibitového posuvného registru (PR1) je připojenna první vstupy prvního a druhého dvouvstupové- ho obvodu (NSDK1, NSDK2) typu negace logic-kého součinu s otevřeným kolektorem, na čtvrténastavovací vstupy (6) osmého, dvanáctého, šest-náctého, dvacátého a dvacátéhočtvrtého pětibito-vého posuvného registru (PR8, PR12, PR16,PR20, PR24), dále na pátý nastavovací vstup (7)třicátéhoprvního pětibitového posuvného registru > (PR31), na sériový vstup dat (9) dvacátéhoosméhopětibitového posuvného registru (PR28) a nadruhý vstup dvacátéhopátého dvouvstupového ob-vodu (NSD25) typu negace logického součinu,třetí datový výstup (13) prvního pětibitovéhoposuvného registru (PR1) je připojen na třetínastavovací vstupy (4) osmého, dvanáctého, šest-náctého, dvacátého a dvacátéhočtvrtého pětibito-vého posuvného registru (PR8, PR16, PR22,PR24) a na první nastavovací vstup (2) třicátého-prvního pětibitového posuvného registru (PR31),druhý datový výstup (14) prvního pětibitovéhoposuvného registru (PR1) je připojen na druhénastavovací vstupy (3) osmého, dvanáctého; šest-náctého, dvacátého, dvacátéhočtvrtého a třicátéhopětibitového posuvného registru (PR8, PR12,PR16, PR20, PR24, PR30), první datový výstup (15) prvního pětibitového posuvného registru(PR1) je připojen na první nastavovací vstupy (2)osmého, dvanáctého, šestnáctého, dvacátého, dva-cátéhočtvrtého pětibitového posuvného registru(PR8, PR12, PR16, PR20, PR24) a na třetínastavovací vstup (4) dvacátéhodevátého pětibito-vého posuvného registru (PR29), nulovací vstupy (16) prvního až čtvrtého pětibitového posuvnéhoregistru (PR1 až PR4) jsou spojeny a tvoří součas-ně devadesátýsedmý vstup (097) zapojení, uvolňo-vací vstupy nastavení (8) prvního a druhéhopětibitového posuvného registru (PR1 a PR2) jsoupřipojeny na výstup sedmnáctého invertoru(INV17), uvolňovací vstupy nastavení (8) třetíhoa čtvrtého pětibitového posuvného registru (PR3,PR4) jsou připojeny na výstup osmnáctého inver-toru (INV18), jehož vstup je spojen se vstupemsedmnáctého invertoru (INV17) a tvoří současněpadesátýdevátý vstup (059) zapojení, sériový vstupdat (9) prvního pětibitového posuvného registru(PR1) tvoří současně osmdesátý vstup (080) zapo-jení, výstup pátého čtyřvstupového součtově souči-nového hradla (SSHC5) je připojen na vstuppátého invertoru (INV5), jehož výstup je připojenna čtvrtý nastavovací vstup (6) druhého pětibitové-ho posuvného registru (PR2), jehož sériový vstupdat (9) tvoří současně sedmdesátýšestý vstup (076)zapojení, výtup šestého čtyřvstupového součtověsoučinového hradla (SSHC6) je připojen na vstupšestého invertoru (INV6), jehož výstup je připojenna třetí nastavovací vstup (4) druhého pětibitovéhoposuvného registru (PR2), výstup sedmého čtyř-vstupového součtově součinového hradla (SSHC7)je připojen na vstup sedmého invertoru (INV7),jehož výstup je připojen na druhý nastavovacívstup (3) druhého pětibitového posuvného registru(PR2), výstup osmého čtyřvstupového součtověsoučinového hradla (SSHC8) je připojen na vstup 23 osmého invertoru (INV8), jehož výstup je připojenna první nastavovací vstup (2) druhého pětibitové-ho registru (PR2), pátý nastavovací vstup (7)druhého pětibitového posuvného registru (PR2) jepřipojen na nulový potenciál, kdežto jeho pátýdatový výstup (10) tvoří současně šedesátýpátývýstup (0065) zapojení, čtvrtý datový výstup (11)druhého pětibitového posuvného registru (PR2) jepřipojen na první vstupy třetího a čtvrtého dvou-vstupového obvodu (NSDK3, NSDK4) typu nega-ce logického součinu s otevřeným kolektorem, dálena čtvrté nastavovací vstupy (6) sedmého, jedenác-tého, patnáctého, devatenáctého, dvacátéhotřetí-ho a třicátéhoprvního pětibitového posuvnéhoregistru (PR7, PRII, PR15, PR19, PR23, PR31),dále na druhý vstup dvacátéhočtvrtého dvouvstu-pového obvodu (NSD24) typu negace logickéhosoučinu a na sériový vstup dat (9) dvacátéhosed-mého pětibitového posuvného registru (PR27),třetí datový výstup (13) druhého pětibitovéhoposuvného registru (PR2) je připojen na třetínastavovací vstupy (4) sedmého, jedenáctého,patnáctého, devatenáctého, dvacátéhotřetího pěti-bitového posuvného registru (PR7, PRII, PR15,PR19, PR23), dále na pátý nastavovací vstup (7)třicátého pětibitového posuvného registru (PR30),druhý datový výstup (14) druhého pětibitovéhoposuvného registru (PR2) je připojen na druhénastavovací vstupy (3) sedmého, jedenáctého,patnáctého, devatenáctého, dvacátéhotřetího pěti-bitového posuvného registru (PR7, PRII, PR15,PR19, PR23) a na první nastavovací vstup (2)třicátého pětibitového posuvného registru (PR30),první datový výstup (15) druhého pětibitovéhoposuvného registru (PR15) je připojen na prvnínastavovací vstupy (2) sedmého, jedenáctého,patnáctého, devatenáctého, dvacátéhotřetího pěti-bitového posuvného registru (PR7, PRII, PR15,PR19, PR23) a na druhý nastavovací vstup (3)dvacátéhodevátého pětibitového posuvného regis-tru (PR29), výstup devátého čtyřvstupového souč-tově součinového hradla (SSHC9) je připojen navstup devátého invertoru (INV9), jehož výstup jepřipojen na čtvrtý nastavovací vstup (6) třetíhopětibitového posuvného registru (PR3), výstupdesátého čtyřvstupového součtově součinovéhohradla (SSHC10) je připojen na vstup desátéhoinvertoru (INV10), jehož výstup je připojen natřetí nastavovací vstup (4) třetího pětibitovéhoposuvného registru (PR3), výstup jedenáctéhočtyřvstupového součtově součinového hradla(SSHC11) je připojen na vstup jedenáctého inver-toru (INV11), jehož výstup je připojen na druhýnastavovací vstup (3) třetího pětibitového posuv-ného registru (PR3), výstup dvanáctého čtyřvstu-pového součtově součinového hradla (SSHC12) jepřipojen na vstup dvanáctého invertoru (INV12),jehož výstup je připojen na první nastavovací vstup (2) třetího pětibitového posuvného registru (PR3),pátý nastavovací vstup (7) třetího pětibitovéhoposuvného registru (PR3) je připojen na nulovýpotenciál, kdežto jeho pátý datový výstup (10) 209222 tvoří současně šedesátýšestý výstup (0066) zapoje-ní, čtvrtý datový výstup (11) třetího pětibitovéhoposuvného registru (PR3) je připojen na prvnívstupy pátého a šestého dvouvstupového obvodu(NSDK5, NSDK6) typu negace logického součinus otevřeným kolektorem, na čtvrté nastavovacívstupy (6) šestého, desátého, čtrnáctého, osmnác-tého, dvacátéhodruhého pětibitového posuvnéhoregistru (PR6, PR10, PR14, PR18, PR22), dále nasériový vstup dat (9) dvacátéhošestého pětibitové-ho posuvného registru (PR26), na třetí nastavovacívstup (4) třicátéhoprvního pětibitového posuvné-ho registru (PR31) a na druhý vstup dvacátéhotře-tího dvouvstupového obvodu (NSD23) typu nega-ce logického součinu, třetí datový výstup (13)třetího pětibitového posuvného registru (PR3) jepřipojen na třetí nastavovací vstupy (4) šestého,desátého, čtrnáctého, osmnáctého, dvacátéhodru-hého pětibitového posuvného registru (PR6,PR10, PR14, PR18, PR22), dále na čtvrtý nastavo-vací vstup (6) třicátého pětibitového posuvnéhoregistru (PR30), druhý datový výstup (14) třetíhopětibitového posuvného registru (PR3) je připojenna druhé nastavovací vstupy (3) šestého, desátého,čtrnáctého, osmnáctého, dvacátéhodruhého pěti-bitového posuvného registru (PR6, PR10, PR14,PR18, PR22) a na pátý nastavovací vstup (7)dvacátéhodevátého pětibitového posuvného regis-tru (PR29), první datový výstup (15) třetíhopětibitového posuvného registru (PR3) je připojenna první nastavovací vstupy (2) šestého, desátého,čtrnáctého, osmnáctého, dvacátéhodruhého a dva-cátéhodevátého pětibitového posuvného registru(PR6, PR10, PR14, PR18, PR22 a PR29), sériovývstup dat (9) třetího pětibitového posuvnéhoregistru (PR3) tvoří současně sedmdesátýdevátývstup (079) zapojení, výstup třináctého čtyřvstu-pového součtově součinového hradla (SSHC13) jepřipojen na vstup třináctého invertoru (INV13),jehož výstup je připojen na čtvrtý nastavovacívstup (6) čtvrtého pětibitového posuvného registru(PR4), výstup čtrnáctého čtyřvstupového součtověsoučinového hradla (SSHC14) je připojen na vstupčtrnáctého invertoru (INV14), jehož výstup jepřipojen na třetí nastavovací vstup (4) čtvrtéhopětibitového posuvného registru (PR4), výstuppatnáctého čtyřvstupového součtově součinovéhohradla (SSHC15), je připojen na vstup patnáctéhoinvertoru (INV15), jehož výstup je připojen nadruhý nastavovací vstup (3) čtvrtého pětibitovéhoposuvného registru (PR4), výstup šestnáctéhočtyřvstupového součtově součinového hradla(SSHC16) je připojen na vstup šestnáctého inver-toru (INV16), jehož výstup je připojen rta prvnínastavovací vstup (2) čtvrtého pětibitového posuv-ného registru (PR4), pátý nastavovací vstup (7)čtvrtého pětibitového posuvného registru (PR4) jepřipojen na nulový potenciál, kdežto jeho sériovývstup dat (9) tvoří současně dvacátýdevátý vstup(029) zapojení, pátý datový výstup (10) čtvrtéhopětibitového posuvného registru (PR4) tvoří sou-časně šedesátýsedmý výstup (0067) zapojení, 24 209222 čtvrtý datový výstup (11) čtvrtého pětibitovéhoposuvného registru (PR4) je připojen na prvnívstupy sedmého a osmého dvouvstupového obvo-du (NSDK7, NSDK8) typu negace logickéhosoučinu s otevřeným kolektorem, na čtvrté nasta-vovací vstupy (6) pátého, devátého, třináctého,sedmnáctého, dvacátéhoprvního pětibitového po-suvného registru (PR5, PR9, PR13, PR17, PR21),dále na druhý nastavovací vstup (3) třicátéhoprvní-ho pětibitového posuvného registru (PR31), nasériový vstup dat (9) dvacátéhopátého pětibitové-ho posuvného registru (PR25) a na druhý vstupdvacátéhodruhého dvouvstupového obvodui(NSD22) typu negace logického součinu, třetídatový výstup (3) čtvrtého pětibitového posuvnéhoregistru (PR4) je připojen na třetí nastavovacívstupy (4) pátého, devátého, třináctého, sedmnác-tého, dvacátéhoprvního a třicátého pětibitovéhoposuvného registťu; (PR5, PR9, PR13, PR17,PR21, PR30),'druhý dlátový výstup (14) čtvrtéhópětibitového posuvného registru (PR4) je připojenna druhé nastavovací vstupy (3) pátého, devátého,třináctého, sedmnáctého, dvacátéhoprvního pěti-bitového posuvného registru (PR5, PR9, PR13,PR17, PR21), dále na čtvrtý nastavovací vstup (6)dvacátéhodevátého pětibitového posuvného regis-tru (PR29), první datový výstup (15) čtvrtého·pětibitového posuvného registru (PR4) je připojenna první nastavovací vstupy (2) pátého, devátého,třináctého, sedmnáctého, dvacátéhoprvního pěti-bitbvéhó posuvného registru (PR5, PR9, PR13,PR17, PR21) a na druhý vstup třetího dvouvstupo-vého obvodu (NSD3) typu negace logického souči-nu, druhé vstupy prvního, třetího, pátého a sedmé-ho dvouvstupového obvodu (NSDK1, NSDK3,NSDK5, NSDK7) typu negace logického součinujsou spojeny a tvoří současně dvacátýpátý vstup(025) zapojení, výstup prvního dvouvstupovéhoobvodu (NSDK1) typu negace logického součinus otevřeným kolektorem je připojen jednak přesdruhý odpor (R2) na kladný pól zdroje elektrickéenergié, jednak na výstupy dvanáctého, šestnácté-ho, dvacátého, dvacátéhočtvrtého, dvacátéhoos-mého a třicátéhodevátého dvouvstupového obvo-du (NSDK12, NSDK16, NSDK20, NSDK24, 'NSDK28, NSDK39) typu negace logického souči-nu s otevřeným kolektorem a tvoří současně třetívýstup (003) zapojení, výstup druhého dvouvstu-pového obvodu (NSDK2) typu negace logickéhosoučinu s otevřeným kolektorem je připojen jed-nak přes první odpor (Rl) na kladný pól zdrojeelektrické energie, jednak na výstup třicátéhodru-hého dvouvstupového obvodu (NSDK32) typunegace logického součinu s otevřeným kolektorema tvoří současně čtvrtý výstup (004) zapojení,výstup třetího dvouvstupového obvodu (NSDK3)typu negace logického součinu s otevřeným kolek-torem je připojen jednak přes čtvrtý odpor (R4) nakladný pól zdroje elektrické energie, jednak navýstup jedenáctého, patnáctého, devatenáctého,dvacátéhotřetího, dvacátéhosedmého a třicátého-osmého dvouvstupového obvodu (NSDK11, NSDK15, NSDK19, NSDK23, NSDK27,NSDK38) typu negace logického součinu s otevře-ným kolektorem a tvoří současně sedmý výstup(007) zapojení, výstup čtvrtého dvouvstupovéhoobvodu (NSDK4) typu negace logického součinus otevřeným kolektorem je připojen jednak navýstup třicátéhoprvního dvouvstupového obvodu(NSDK31) typu negace logického součinu s otev-řeným kolektorem, jednak přes třetí odpor (R3) nakladný pól zdroje elektrické energie a tvoří součas-ně osmý výstup (008) zapojení, výstup pátéhodvouvstupového obvodu (NSDK5) typu negacelogického součinu s otevřeným kolektorem jepřipojen jednak přes šestý odpor (R6) na kladnýpól zdroje elektrické energie, jednak na výstupdesátého, čtrnáctého, osmnáctého, dvacátéhodru-hého, dvacátéhošestého a třicátéhosedméhodvouvstupového obvodu (NSDK10!, NSDK14,NSDK18, NSDK22, NSDK26, NSDK37) typunegace logického součinu s otevřeným kolektorema tvoří současně devátý výstup (009) zapojení,výstup šestého dvouvstupového obvodu (NSDK6).typUjiegace logického součinu s otevřeným kolek-torem je připojen jednak přes pátý odpor (R5) nakladný pól zdroje elektrické energie, jednak natřicátý dvouvstupový obvod (NSDK30) typu nega-ce logickéhou součinu s otevřeným kolektorema tvoří současně desátý výstup (0010) zapojení,výstup sedmého dvouvstupového obvodu(NSDK7) typu negace logického součinu s otevře-ným kolektorem je připojen jednak přes osmýodpor (R8) na kladný pól zdroje elektrické ener-gie, jednak na výstup devátého, třináctého, sedm-náctého, dvacátéhoprvního, dvacátéhopátéhoa třicátéhošestého dvouvstupového obvodu(NSDK9, NSDK13, NSDK17, NSDK21,NSDK25, NSDK36) typu negace logického souči-nu s otevřeným kolektorem a tvoří současnétřináctý výstup (0013) zapojení, výstup osméhodvouvstupového obvodu (NSDK8) typu negacelogického součinu s otevřeným kolektorem jepřipojen jednak přes sedmý odpor (R7) na kladnýpól zdroje elektrické energie, jednak na výstupdvacátéhodevátého dvouvstupového obvodu(NSDK29) typu negace logického součinu s otev-řeným kolektorem a tvoří současně čtrnáctý výstup(0014) zapojení, nulovací vstupy (16) pátého,šestého, sedmého a osmého pětibitového posuvné-ho registru (PR5, PR6, PR7, PR8) jsou spojenya tvoří současně dvacátýšestý vstup (026) zapojení,hodinové vstupy (1) pátého až osmého pětibitové-ho posuvného registru (PR5 až PR8) jsou spojenya tvoří současně dvacátýsedmý vstup (027) zapoje-ní, uvolňovací vstupy nastavení (8) pátého a šesté-ho pětibitového posuvného registru (PR5, PR6)jsou připojeny na výstup dvacátéhoprvního inver-toru (INV21), uvolňovací vstupy nastavení (8)sedmého a osmého pětibitového posuvného regis-tru (PR7, PR8) jsou připojeny na výstup dvacáté-hodruhého invertoru (INV22), jehož vstup jespojen se vstupem dvacátéhoprvního invertoru(INV21) a tvoří současně dvacátýosmý vstup (028) zapojení, první datový výstup (15) pátého pětibito-vého posuvného registru (PR5) tvoří současněšestnáctý výstup (0016) zapojení, čtvrtý datovývýstup (11) pátého pětibitového posuvného regis-tru (PR5) je připojen na sériový vstup dat (9): pátého pětibitového posuvného registru (PR5)a na první vstup devátého dvouvstupového obvodu(NSDK9) typu negace logického součinu s otevře-ným kolektorem, čtvrtý datový výstup (11) šestéhopětibitového posuvného registru (PR6) je připojenna sériový vstup dat (9) šestého pětibitovéhoposuvného registru (PR6) a na první vstup desáté-ho dvouvstupového obvodu (NSDK10) typu nega-ce logického součinu s otevřeným kolektorem,čtvrtý datový vstup (11) sedmého pětibitovéhoposuvného registru (PR7) je připojen na sériovývstup dat (9) sedmého pětibitového posuvnéhoregistru (PR7) a na první vstup jedenáctéhodvouvstupového obvodu (NSDK11) typu negacelogického součinu s otevřeným kolektorem, čtvrtýdatový výstup (11) osmého pětibitového posuvné-ho registru (PR8) je připojen na sériový vstup dat (9) osmého pětibitového posuvného registru(PR8) a na první vstup dvanáctého dvouvstupové-ho obvodu (NSDK12) typu negace logickéhosoučinu s otevřeným kolektorem a tvoří současněpatnáctý výstup (0015) zapojení, druhé vstupydevátého až dvanáctého dvouvstupového klopné-ho obvodu (NSDK9 až NSDK12) typu negacelogického součinu s otevřeným kolektorem jsouSpojeny a tvoří současně třicátý vstup (030) zapo-jení, uvolňovací vstupy nastavení (8) devátéhoá desátého pětibitového posuvného registru (PR9,PR10) jsou připojeny na výstup dvacátéhotřetíhoinvertoru (INV23), uvolňovací vstupy nastavení (8) jedenáctého a dvanáctého pětibitového posuv-ného registru (PRII, PR12) jsou připojeny navýstup dvacátéhočtvrtého invertoru (INV24), je-hož vstup je připojen na vstup dvacátéhotřetíhoinvertoru (INV23) a tvoří současně třicátýtřetívstup (033) zapojení, nulovací vstupy (16) deváté-ho až dvanáctého pětibitového posuvného registru(PR9 až PR12) jsou spojeny a tvoří současnětřicátýprvní vstup (031) zapojení, hodinové vstupy (1) devátého až dvanáctého pětibitového posuvné-ho registru (PR9 až PR12) jsou spojeny a tvoří-současně třicátýdruhý vstup (032) zapojení, prvnídatový výstup (15) devátého pětibitového posuv-ného registru (PR9) tvoří současně sedmnáctývýstup (0017) zapojení, čtvrtý datový výstup (11)devátého pětibitového posuvného registru (PR9)je připojen na sériový vstup dat (9) devátéhopětibitového posuvného registru (PR9) a na prvnívstup třináctého dvouvstupového obvodu(NSDK13) typu negace logického součinu s otev-řeným kolektorem, čtvrtý datový výstup (11)desátého pětibitového posuvného registru (PR10)je připojen na sériový vstup dat (9) desátéhopětibitového posuvného registru (PR10) a na prvnívstup čtrnáctého dvouvstupového obvodu(NSDK14) typu negace logického součinu s otev-řeným kolektorem, čtvrtý datový výstup (11) 25 209222 jedenáctého pětibitového posuvného registru(PRII) je připojen na sériový vstup dat (9)jedenáctého pětibitového posuvného registru(PR11) a na první vstup patnáctého dvouvstupové-ho obvodu (NSDK15) typu negace logickéhosoučinu s otevřeným kolektorem, čtvrtý datovývýstup (11) dvanáctého pětibitového posuvnéhoregistru (PR12) je připojen na sériový vstup dat (9)dvanáctého pětibitového posuvného registru(PR12) a na první vstup šestnáctého dvouvstupo-vého obvodu (NSDK16) typu negace logickéhosoučinu s otevřeným kolektorem, druhé vstupytřináctého až šestnáctého dvouvstupového obvodu(NSDK13 až NSDK16) typu negace logickéhosoučinu s otevřeným kolektorem jsou spojenya tvoří současně třicátýosmý vstup (038) zapojení,uvolňovací vstupy nastavení (8) třináctého a čtr-náctého pětibitového posuvného registru (PR13,PR14) jsou připojeny na výstup dvacátéhopátéhoinvertoru (INV25), uvolňovací vstupy nastavení (8) patnáctého a šestnáctého pětibitového posuv-ného registru (PR15, PR16) jsou připojeny navýstup dvacátéhošestého invertoru (INV26), jehožvstup je spojen se vstupem dvacátéhopátého inver-toru (INV25) a tvoří současně třicátýšestý vstup(036) zapojení, nulovací vstupy (16) třináctého ažšestnáctého pětibitového posuvného registru(PR13 až PR16) jsou spojeny a tvoří současnětřicátýčtvrtý vstup (034) zapojení, hodinové vstupy (1) třináctého až šestnáctého pětibitového posuv-ného registru (PR13 až PR16) jsou spojeny a tvořísoučasně třicátýpátý vstup (035) zapojení, prvnídatový výstup (15) třináctého pětibitového posuv-ného registru (PR13) tvoří současně osmnáctývýstup (0018) zapojení, kdežto jeho druhý datovývýstup (14) tvoří současně devatenáctý výstup(0019) zapojení, třetí datový výstup (13) třinácté-ho pětibitového posuvného registru (PR13) tvořísoučasně dvacátý výstup (0020) zapojení, kdežtojeho čtvrtý datový výstup (11) je připojen nasériový vstup dat (9) třináctého pětibitového po-suvného registru (PR13) a na první vstup sedmnác-tého dvouvstupového obvodu (NSDK17) typunegace logického součinu s otevřeným kolektorema tvoří současně dvacátýprvní výstup (0021) zapo-jení, první datový výstup (15) čtrnáctého pětibito-vého posuvného registru (PR14) tvoří současnědvacátýdruhý výstup (0022) zapojení, kdežto jehodruhý datový výstup (14) tvoří současně dvacátý-třetí výstup (0023) zapojení, třetí datový výstup(13) třináctého pětibitového posuvného registru(PR13) tvoří současně dvacátýčtvrtý výstup (0024)„^pojezd, kdežto jeho čtvrtý datový výstup (11) jepřipojen na sériový vstup dat (9) čtrnáctéhopětibitového posuvného registru (PR14) a na prvnívstup osmnáctého dvouvstupového obvodu(NSDK18) typu negace logického součinu s otev-řeným kolektorem a tvoří současně dvacátýpátývýstup (0025) zapojení, první datový výstup (15)patnáctého pětibitového posuvného registru(PR15) tvoří současně dvacátýšestý výstup (0026)zápojem, kdežto jeho druhý datový výstup (14) 209222 26 tvoří současně dvacátýsedmý výstup (0027) zapo-jení, třetí datový výstup (13) patnáctého pětibito-vého posuvného registru (PR15) tvoří současnědvacátýosmý výstup (0028) zapojení, kdežto jehočtvrtý datový výstup (11) je připojen na sériovývstup dat (9) patnáctého pětibitového posuvnéhoregistru (PR15) a na první vstup devatenáctéhodvouvstupového obvodu (NSDK19) typu negacei logického součinu s otevřeným kolektorem a tvořísoučasně dvacátýdevátý výstup (0029) zapojení,první datový výstup (15) šestnáctého pětibitovéhoposuvného registru (PR16) tvoří současně třicátývýstup (0030) zapojení, kdežto jeho druhý datovývýstup (14) tvoří současně třicátýprvní výstup (0031) zapojení, třetí datový výstup (13) šestnác-tého pětibitového posuvného registru (PR16) tvořísoučasně třicátýdruhý výstup (0032) zapojení,kdežto jeho čtvrtý datový výstup (11) je připojenna sériový vstup dat (9) šestnáctého pětibitovéhoposuvného registru (PR16) a na první vstupdvacátého dvouvstupového obvodu (NSDK20)typu negace logického součinu s otevřeným kolek-torem a tvoří současně třicátýtřetí výstup (0033)zapojení, druhé vstupy sedmnáctého až dvacátéhodvouvstupového obvodu (NSDK17 až NSDK20)typu negace logickéhou součinu s otevřeným ko-lektorem jsou spojeny a tvoří současně třicátýsed-mý vstup (037) zapojení, uvolňovací vstupy nasta-veňí (8) sedmnáctého až osmnáctého pětibitovéhoposuvného registru (PR17, PR18) jsou připojenyná;! výstup dvacátéhošestého invertoru (INV26),uvolňovací vstupy nastavení devatenáctého a dva-cátého pětibitového posuvného registru (PR19,PR20) jsou připojeny na výstup dvacátéhosedmé-ho invertoru (INV27), jehož vstup je připojen navstup dvacátéhošestého invertoru (INV26) a tvořísoučasně čtyřicátýprvní vstup (041) zapojení, nu-loýácí vstupy (16) sedmnáctého až dvacátéhopětibitového posuvného registru (PR17 až PR20)jsou spojeny a tvoří současně třicátýdevátý vstup(039) zapojení, hodinové vstupy (1) sedmnáctéhoaž' dvacátého pětibitového posuvného registru(PR17 až PR20) jsou spojeny a tvoří současněčtyřicátý vstup (040) zapojení, první datový výstup(15) sedmnáctého pětibitového posuvného regis-truj (PR17) tvoří současně pátý výstup (005)zapojení, kdežto jeho druhý datový výstup (14)tvoří současně šestý výstup (006) zapojení, třetídatový výstup (13) sedmnáctého pětibitového po-suvného registru (PR17) tvoří současně jedenáctývýstup (0011) zapojení, kdežto jeho čtvrtý datovývýstup (11) je připojen na sériový vstup dat (9)sedmnáctého pětibitového posuvného registru(PR17) a na první vstup dvacátéhoprvního dvouv-stupového obvodu (NŠDK21) typu negace logic-kého součinu s otevřeným kolektorem a tvořísoučasně dvanáctý výstup (0012) zapojení, prvnídatový výstup (15) osmnáctého pětibitového po-suvného registru (PR18) tvoří současně třicátý-čtvrtý výstup (0034) zapojení, kdežto jeho druhýdatový výstup (14) tvoří současně třicátýpátývýstup (0035) zapojení, třetí datový výstup (13) osmnáctého pětibitového posuvného registru(PR18) tvoří současně třicátýšestý výstup (0036)zapojení, kdežto jeho čtvrtý datový výstup (11) jepřipojen na sériový vstup dat (9) osmnáctéhopětibitového posuvného registru (PR18) a na prvnívstup dvacátéhodruhého dvouvstupového obvodu(NSDK22) typu negace logického součinu s otev-řeným kolektorem a tvoří současně třicátýsedmývýstup (0037) zapojení, první datový výstup (15)devatenáctého pětibitového posuvného registru(PR19) tvoří současně třicátýosmý výstup (0038)zapojení, kdežto jeho druhý datový výstup (14)tvoří současně třicátýdevátý výstup (0039) zapoje-ní, třetí datový výstup (13) devatenáctého pětibito-vého posuvného registru (PR19) tvoří současněčtyřicátý výstup (0040) zapojení, kdežto jehočtvrtý datový výstup (11) je připojen na sériovývstup dat (9) devatenáctého pětibitového posuvné-ho registru (PR19) a na první vstup dvacátéhotřetí-ho dvouvstupového obvodu (NSDK23) typu nega-ce logického součinu s otevřeným kolektorena tvoří současně čtyřicátýprvní výstup (0041)zapojení, první datový výstup (15) dvacátéhopětibitového posuvného registru (PR20) tvoří sou-časně čtyřicátýdruhý výstup (0042) zapojení, kdež-to jeho druhý datový výstup (14) tvoří současněčtýřicátýtřetí výstup (0043) zapojení, třetí datovývýstup (13) dvacátého pětibitového posuvnéhoregistru (PR20) tvoří současně čtyřicátýčtvrtý vý-stup (0044) zapojení, kdežto jeho čtvrtý datovývýstup (11) je připojen na sériový vstup dat (9)dvacátého pětibitového posuvného registru(PR20) a na první vstup dvacátéhočtvrtého dvou-vstupového obvodu (NSDK24) typu negace logic-kého součinu s otevřeným kolektorem a tvořísoučasně čtyřicátýpátý výstup (0045) zapojení,druhé vstupy dvacátéhoprvního až dvacátéhočtvr-tého dvouvstupového obvodu (NSDK21 ažNSDK24) typu negace logického součinu s otevře-ným kolektorem jsou spojeny a tvoří současněčtyřicátýdruhý vstup (042) zapojení, uvolňovacívstupy nastavení (8) dvacátéhoprvního a dvacáté-hodruhého pětibitového posuvného registru(PR21, PR22) jsou připojeny na výstup dvacáté-hoosmého invertoru (INV28), uvolňovací vstupynastavení (8) dvacátéhotřetího a dvacátéhočtvrté-ho pětibitového posuvného registru (PR23, PR24)jsou připojeny na výstup dvacátéhodevátého in-vertoru (INV29), jehož vstup je spojen s dvacá-týmosmým invertorem (INV28) a tvoří současněčtyřicátýpátý vstup (045) zapojení, nulovací vstupy (16) dvacátéhoprvního až dvacétéhočtvrtého pěti-bitového posuvného registru (PR21 až PR24) jsouspojeny a tvoří současně čtýřicátýtřetí vstup (043)zapojení, hodinové vstupy (1) dvacátéhoprvníhoaž dvacátéhočtvrtého pětibitového posuvného re-gistru (PR21 až PR24) jsou spojeny a tvořísoučasně čtyřicátýčtvrtý vstup (044) zapojení,čtvrtý datový výstup (11) dvacátéhoprvního pětibi-tového posuvného registru (PR21) je připojen nasériový vstup dat (9) dvacátéhoprvního pětibitové-ho posuvného registru (PR21) a na první vstup 27 dvacátéhopátého dvouvstupového obvodu(NSDK25) typu negace logického součinu s otev- ΐřeným kolektorem, čtvrtý datový výstup (11)dvacátéhodruhého pětibitového posuvného regis- ;tru (PR22) je připojen na sériový vstup dat (9) idvacátéhodruhého pětibitového posuvného regis-tru (PR22) a na první vstup dvacátéhošestého idvouvstupového obvodu (NSDK26) typu negace ílogického součinu s otevřeným kolektorem, čtvrtýdatový výstup (11) dvacátéhotřetího pětibitového |posuvného registru (PR23) je připojen na sériový ivstup dat (9) dvacátéhotřetího pětibitového posuv- Jného registru (PR23) a na první vstup dvacátého-sedmého dvouvstupového obvodu (NSDK27) typu inegace logického součinu s otevřeným kolektorem, Ičtvrtý datový výstup (11) dvacátéhočtvrtého pěti- Ibitového posuvného registru (PR24) je připojen nasériový vstup dat (9) a na první vstup dvacátéhoos-mého dvouvstupového obvodu (NSDK28) typunegace logického součinu s otevřeným kolektorem,druhé vstupy dvacátéhopátého až dvacátéhoosmé-ho dvouvstupového obvodu (ŇSDK25 ažNSDK28) typu negace logického součinu s otevře- ;nýmr kolektorem jsou spojeny a tvoří současně ;čtyřicátýšestý vstup (046) zápojem, uvolňovací ivstupy nastavení (8) dvacátéhopátého a dvacáté-hošestého pětibitového posuvného registru (PR25, íPR26) jsou připojeny na výstup třicátého invertoru(1NV30), uvolňovací vstupy nastavení (8) dvacáté-hosedmého a dvacátéhoosmého pětibitového po-suvného registru (PR27, PR28) jsou připojeny na !výstup třicátéhoprvního invertoru (INV31), jehož i vstup je spojen se vstupem třicátého invertoru(INV30) a připojen na výstup druhého trivstupo-vého obvodu (NST2) typu negace logického souči-nu, jehož první vstup tvoří současně čtyřicátýosmývstup (048) zapojení a jehož druhý vstup tvořísoučasně čtyřicátýdevátý vstup (049) zapojení, itřetí vstup druhého a první vstup třetího třívstupo-vého obvodu (NST2,NST3) typu negace logickéhosoučinu jsou spojeny a tvoří současně padesátý ivstup (050) zapojení, druhý vstup třetího třívstu-pového obvodu (NST3) typu negace logickéhosoučinu tvoří současně padesátýprvní vstup (051) jzapojení, kdežto jeho třetí vstup tvoří současně ipadesátýdruhý vstup (052) zapojení, výstup třetího itřívstupového obvodu (NST3) typu negace logic- ikého součinu je připojen na nulovací vstupy (16)dvacátéhopátého až dvacátéhoosmého pětibitové- ;ho posuvného registru (PR25 až PR28), hodinové ivstupy (1) dvacátéhopátého až dvacátéhoosméhopětibitového posuvného registru (PR25 až PR28)jsou spojeny a tvoří současně čtyřicátýsedmý vstup(047) zapojení, první nastavovací vstup (2) dvacá- itéhopátého pětibitového posuvného registru(PR25) tvoří současně padesátýčtvrtý vstup (054)zapojení, kdežto jeho druhý nastavovací vstup (3)je připojen na druhý vstup šestého třívstupovéhoobvodu (NST6) typu negace logického součinua na první vstup dvacátéhoprvního dvouvstupové-ho obvodu (NSD21) typu negace logického souči-nu a tvoří současně padesátýpátý vstup (055) 209222 zapojení, třetí nastavovací vstup (4) dvacátéhopá-tého pětibitového posuvného registru (PR25) tvořísoučasně padesátýšestý vstup (056) zapojení,kdežto jeho čtvrtý nastavovací vstup (6) tvořísoučasně padesátýsedmý vstup (057) zapojenía jeho čtvrtý datový výstup (11) je připojen naprvní vstup dvacátéhodevátého dvouvstupovéhoobvodu (NSDK29) typu negace logického součinus otevřeným kolektorem, druhý nastavovací vstup j (3) dvacátéhošestého pětibitového posuvného re- :gistru (PR26) je připojen na první vstup čtvrtéhotřívstupového obvodu (NST4) typu negace logic-kého součinu, dále na druhý vstup dvacátéhoprvní-ho dvouvstupového obvodu (NSD21) typu negacelogického součinu a tvoří současně šedesátý vstup(060) zapojení, kdežto jeho třetí nastavovací vstup ! (4) tvoří současně šedesátýprvní vstup (061) zapo- |jení a jeho čtvrtý nastavovací vstup (6) tvoří isoučasně šedesátýdruhý vstup (062) zapojení, při-čemž jeho čtvrtý datový výstup (11) je připojen na |první vstup třicátého dvouvstupového obvodu ;(NSDK30) typu negace logického součinu s otev- ířeným kolektorem, první nastavovací vstup (?) ;dvacátéhosedmého pětibitového posuvného regis-tru (PR27) tvoří současně šedesátýtřetí vstup (063) ;zapojení, kdežto jeho druhý nastavovací vstup (3) ;tvoří současně šedesátýčtvrtý vstup (064) zapojenía jeho třetí nastavovací vstup (4) tvoří současněšedesátýpátý vstup (065) zapojení, čtvrtý nastavo-vací vstup (6) dvacátéhosedmého pětibitovéhoposuvného registru (PR27) tvoří současně šedesá- ítýšestý vstup (066) zapojení, kdežto jeho čtvrtý ίdatový výstup (11) je připojen na první vstup ;třicátéhoprvního dvouvstupového obvodu(NSDK31) typu negace logického součinu s otev- ,řeným kolektorem, první nastavovací vstup (2)dvacátéhoosmého pětibitového posuvného regis-tru (PR28) tvoří současně šedesátýsedmý vstup ΐ(067) zapojení, kdežto jeho druhý nastavovací jvstup (3) tvoří současně šedesátýosmý vstup (068)zapojení, a jeho třetí nastavovací vstup (4) tvořísoučasně šedesátýdevátý vstup (069) zapojení,čtvrtý nastavovací vstup (6) dvacátéhoosméhopětibitového posuvného registru (PR28) tvoří sou-časně sedmdesátý vstup (070) zapojení, kdežto ijeho čtvrtý datový výstup (11) je připojen na první ívstup třicátéhodruhého dvouvstupového obvodu ,(NSDK32) typu negace logického součinu s otev- iřeným kolektorem, druhý vstup čtvrtého třívstupo-vého obvodu (NST4) typu negace logického souči-nu je připojen na první vstup pátého třívstupovéhoobvodu (NST5) typu negace logického součinua tvoří současně sedmdesátýsedmý vstup (077) (zapojení, kdežto jeho výstup je připojen na vstuptřicátéhopátého invertoru (INV35), jehož výstupje připojen na druhý vstup třicátéhotřetího dvouv- ]stupového obvodu (NSDK33) typu negace logic- ikého součinu s otevřeným kolektorem a na vstupyprvního až čtvrtého invertoru (INVK1 až INVK4) s otevřeným kolektorem, výstup prvního invertoru (INVK1) s otevřeným kolektorem je připojen na výstup dvacátéhodevátého dvouvstupového obvo- 209222 I du (NSDK29) typu negace logického součinu Is otevřeným kolektorem, výstup druhého invertoru(INVK2) s otevřeným kolektorem je připojen navýstup třicátého dvouvstupového k obvodu(NSDK30) typu negace logického součinu s otev-řeným kolektorem, výstup třetího invertoru(INVK3) s otevřeným kolektorem je připojen na ivýstup třicátéhoprvního dvouvstupového obvodu(NSDK31) typu negace logického součinu s otev-řeným kolektorem, výstup čtvrtého invertoru(INVK4) s otevřeným kolektorem je připojen navýstup třicátéhodruhého dvouvstupového obvodu(NSDK32) typu negace logického součinu s otev-řeným kolektorem, druhý vstup pátého třívstupo-vého obvodu (NST5) typu negace logického souči- ίnu je připojen na první vstup šestého třívstupovéhoobvodu (NST6) typu negace logického součinua tvoří současně sedmdesátýosmý vstup (078)zapojení, kdežto jeho výstup je připojen na vstuptřicátéhošestého invertoru (INV36), jehož výstupje připojen na druhý vstup třicátéhočtvrtéhodvouvstupového obvodu (NSDK34) typu negacelogického součinu s otevřeným kolektorem, výstupšestého třívstupového obvodu (NST6) typu negace t logického součinu je připojen na vstup třicátého-sedmého invertoru (INV37), jehož výstup je při-;pojen na vstup pátého invertoru (INVK5) s otevře-ným kolektorem a na druhé vstupy druhého,čtvrtého, šestého a osmého dvouvstupového obvo-du (NSDK2, NSDK4, NSDK6, NSDK8) typunegace logického součinu s otevřeným kolektorem,výstup dvacátéhoprvního dvouvstupového obvodu(NSD21) typu negace logického součinu je připo-jen na první vstup dvacátého dvouvstupovéhoobvodu (NSD20) typu negace logického součinu,jehož výstup je připojen na první vstup třicátého-pátého dvouvstupového obvodu (NSDK35) typunegace logického součinu s otevřeným kolektorema na druhé vstupy dvacátéhodevátého až třicáté-hodruhého dvouvstupového obvodu (NSDK29 ažNSDK32) typu negace logického součinu s otevře- jným kolektorem, výstupy třicátéhotřetího až třicá-téhopátého dvouvstupového obvodu (NSDK33 ažNSDK35) typu negace logického součinu s otevře-ným kolektorem a výstup pátého invertoru(INVK5) s otevřeným kolektorem jsou spojenya připojeny jednak přes dvacátýpátý odpor (R25)na kladný pól zdroje elektrické energie, jednak nazákladní vstup (21) druhého klopného obvodu i(AT2(15)) typu D, jehož nulový výstup (202) je ipřipojen na první vstup třicátéhotřetího dvouvstu- pového obvodu (NSDK33) typu negace logickéhosoučinu s otevřeným kolektorem, na sériový vstup ;dat (9) dvacátéhodevátého pětibitového posuvné-ho registru (PR29), na čtvrtý vsup šestnáctéhočtyřvstupového součtově součinového hradla(SSHC16) a na první vstup dvouvstupového obvo-du (NSD4) typu negace logického součinu, hodi-nový vstup (22) druhého klopného obvodu(AT2(15)) typu D je připojen na hodinové vstupy (1) dvacátéhodevátého až třicátéhoprvního pětibi-tového posuvného registru (PR29 až PR31) a tvoří současně padesátýtřetí vstup (053) zapojení, nulo-vací vstupy (16) dvacátéhodevátého až třicátého-prvního pětibitového posuvného registru (PR29 až ĚPR31) jsou spojeny a připojeny na nastavovací ivstup (24) druhého klopného obvodu (AT2(1S)) itypu D a tvoří současně padesátýosmý vstup (058)zapojení, vstupy třicátéhodruhého a třicátéhotřetí- ho invertoru (INV32 a INV33) jsou spojeny a tvořísoučasně sedmdesátýprvní vstup (071) zapojení,výstup třicátéhodruhého invertoru (INV32) jepřipojen jednak na první vstup třetího dvouvstupo1 ivého obvodu (NSD3) typu negace logického souči-nu, jehož výstup je připojen na nulovací vstup (23)druhého klopného obvodu (AT2(15)) typu D, 'jednak na úvolňovací vstup nastavení (8) dvacáté- ihodevátého pětibitového posuvného registru j(PR29), výstup třicátéhotřetího invertoru (INV33) ije připojen na uvolňovací vstupy (8) třicátého 'a třicátéhoprvního pětibitového posuvného regis- itru (PR30 a PR31), první datový výstup (15)dvacátéhodevátého pětibitového posuvného regis- 'tru (PR29) je připojen na čtvrtý vstup dvanáctého ičtyřvstupového součtově součinového hradla(SSHC12) a na první vstup pátého dvouvstupové-ho obvodu (NSD5) typu negace logického součinu, ;jehož výstup tvoří současně čtyřicátýdevátý výstup '(0049) zapojení, výstup čtvrtého dvouvstupovéhoobvodu (NSD4) typu negace logického součinu ίtvoří současně čtyřicátýosmý výstup (0048) zapo-jení, druhý datový výstup (14) dvacátéhodevátéhopětibitového registru (PR29) je připojen na čtvrtývstup osmého čtyřvstupového součtově součinové-ho hradla (SSHC8) a na první vstup šestéhodvouvstupového obvodu (NSD6) typu negace lo-gického součinu, jehož výstup tvoří současně pad-esátý výstup (0050) zapojení, třetí datový výstup i(13) dvacátéhodevátého pětibitového posuvnéhoregistru (PR29) je připojen na čtvrtý vstup čtvrté-ho součtově součinového hradla (SSHC4) a naprvní vstup sedmého dvouvstupového obvodu(NSD7) typu negace logického součinu, jehož;výstup tvoří současně padesátýprvní výstup (0051)zapojení, čtvrtý datový výstup (11) dvacátéhode-vátého pětibitového posuvného registru (PR29) jepřipojen na čtvrtý vstup patnáctého čtyřvstupové-ho součtově součinového hradla (SSHC15) a naprvní ystup osmého dvouvstupového obvodu !(NSD8) typu negace logického součinu, jehožvýstup tvoří současně padesálýdruhý výstup(0052) zapojení, pátý datový výstup (10) dvacáté-hodevátého pětibitového posuvného registru(PR29) je připojen na čtvrtý vstup jedenáctéhočtyřvstupového součtově součinového hradla(SSHC11), na sériový vstup dat (9)třicátého pěti- ,bitového posuvného registra (PR30) a na prvnívstup devátého dvouvstupového obvodu (NSD9)typu negace logického součinu, jehož výstup tvořísoučasně padesátýtřetí výstup (0053) zapojení,první datový výstup (15) třicátého pětibitovéhoposuvného registru (PR30) je připojen na čtvrtývstup sedmého čtyřvstupového součtově součino-vého hradla (SSHC7) a na první vstup desátého ! 29 í dvouvstupového obvodu (NSD 10) typu negace' logického součinu, jehož výstup tvoří současněpadesátýčtvrtý výstup (0054) zapojení, druhý da-tový výstup (14) třicátého pětibitového posuvnéhoregistru (PR30) je připojen na čtvrtý vstup třetího čtyřvstupového součtově součinového hradla; (SSHC3) a na první vstup jedenáctého dvouvstu-í pového obvodu (NSD11) typu negace logickéhoi součinu, jehož výstup tvoří současně padesátýpátýí výstup (0055) zapojení, třetí datový výstup (13)' třicátého pětibitového posuvného registru (PR30)je připojen na čtvrtý vstup čtrnáctého čtyřvstupo- ' vého součtově součinového hradla (SSHC14) a naprvní vstup dvanáctého dvouvstupového obvodu(NSD12) typu negace logického součinu, jehožvýstup tvoří současně padesátýšestý výstup (0056)zapójení, čtvrtý datový výstup (11) třicátého pěti-bitového posuvného registru (PR30) je připojen načtvrtý vstup desátého čtyřvstupového součtověsoučinového hradla (SSHC10) a na první vstuptřináctého dvouvstupového obvodu (NSD13) typui negace logického součinu, jehož výstup tvoří sou-časně padesátýsedmý výstup (0057) zapojení, pátýdatový výstup (10) třicátého pětibitového posuv-ného registru (PR30) je připojen na čtvrtý vstupšestého čtyřvstupového součtově součinovéhohradla (SSHC6), na sériový vstup dat (9) třicátého-prvního pětibitového posuvného registru (PR31) ; a na první vstup čtrnáctého dvouvstupového obvo-lit (NSD 14) typu negace logického součinu, jehož?ýýs(up tvoří současně padesátýosmý výstup (0058)Napojení, první datový výstup (15) třicátéhoprvní-ho pětibitového posuvného registru (PR31) jepřipojen na čtvrtý vstup druhého čtyřvstupovéhosoučtově součinového hradla (SSHC2) a na prvnívstup patnáctého dvouvstupového obvodu(NSD15) typu negace logického součinu, jehožvýstup tvoří současně padesátýdevátý výstupi (0059) zapojení, druhý datový výstup (14) třicáté-hoprvního pětibitového posuvného registru(PR31) je připojen na čtvrtý vstup třináctéhočtyřvstupového součtově součinového hradla(SSHC13) a na první vstup šestnáctého dvouvstu-pového obvodu (NSD16) typu negace logickéhosoučinu, jehož výstup tvoří současně šedesátývýstup (0060) zapojení, třetí datový výstup (13)třicátéhoprvního pětibitového posuvného registru(PR31) je připojen na čtvrtý vstup devátéhočtyřvstupového součtově součinového hradla(SSHC9) a na první vstup sedmnáctého dvouvstu-pového obvodu (NSD17) typu negace logickéhosoučinu, jehož výstup tvoří současně šedesátýprvhívýstup (0061) zapojení, čtvrtý datový Výstup (11)třicátéhoprvního pětibitového posuvného ťegistru(PR31) je připojeni na čtvrtý vstup pátého čtyřvstu-pového. součtově součinového hradla (SSHC$)a na první vstup osmnáctého dvouvstupovéhoobvodu (NSD18) typu negace logického součinu,jehož výstup tvoří současně šedesátýdruhý Výstup(0062) zapojení, pátý datový výstup (10) třicáté-hoprvního pětibitového posuvného registru(PR31) je připojen na druhý vstup třicátéhopátého , 209222 j dvouvstupového obvodu (NSDK35) typu negacelogického součinu s otevřeným kolektorem, na čtvtý vstup prvního čtyřvstupového součtově souči- ; ; nového hradla (SSHC1) a na první vstup devate- náctého dvouvstupového obvodu (NSD19) typupegace logického součinu, jehož výstup tvoří sou-časně šedesátýtřetí výstup (0063) zapojení, druhývstup Čtvrtého dvouvstupového obvodu (NSD4)typu negace logického součinu je připojen přesdevátý odpor (Ř9) na kladný pól zdroje elektrickéí enérgie a tvoří současně osmdesátýprvní vstup: (081) zapojení, druhý vstup pátého dvouVstupově- :ho obvodu (NSD5) typu negace logického součinuje připojen přes desátý odpor (R10) na kladný póli zdroje elektrické energie a tvoří současně osmde-sátýdruhý vstup (082) zapojení, druhý vstup šesté-j ho dvouvstupového obvodu (NSD6) typu negace ,logického součinu je připojen přes jedenáctý odpor(Rll) na kladný pól zdroje elektrické energie’a tvoří současně osmdesátýtřetí vstup (083) zapo-jení, druhý vstup sedmého dvouvstupového obvo-du (NSD7) typu negace logického součinu jepřipojen přes dvanáctý odpor (R12) na kladný pólzdroje elektrické energie a tvoří současně osmde-sátýčtvrtý vstup (084) zapojení, druhý vstup osmé-ho dvouvstupového obvodu (NSD8) typu negacelogického součinu je připojen přes třináctý odpor(R13) na kladný pól zdroje elektrické energiea tvoří současně osmdesátýpátý. vstup (085) zapo-jení, druhý vstup devátého dvouvstupového obvo-:du (NSD9) typu negace logického součinu jepřipojen přes čtrnáctý odpor (R14) na kladný pólzdroje elektrické energie a tvoří současně osmde-sátýšestý vstup (086) zapojení, druhý vstup desáté-ho dvouvstupového obvodu (NSD10) typu negacelogického součinu je připojen přes patnáctý odpor(R15) na kladný pól zdroje elektrické energiea tvoří současně osmdesátýsedmý vstup (087)zapojení, druhý vstup jedenáctého dvouvstupové-ho obvodu (NSD11) typu negace logického souči-j nu je připojen přes šestnáctý odpor (R16) nakladný pól zdroje elektrické energie a tvoří součas-ně osmdesátýosmý vstup (088) zapojení, druhývstup dvanáctého dvouvstupového obvodu i (NSD12) typu negace logického součinu je připo-jen přes sedmnáctý odpor (R17) na kladný pól’zdroje elektrické energie a tvoří současně osmde-sárýdevátý vstup (089) zapojení, druhý vstuptřináctého dvouvstupového obvodu (NSD13) typunegace logického součinu je připojen přes osmnác- ,tý odpor (R18) na kladný pól zdroje elektrickéenergie a tvoří současně devadesátý vstup (090)žapojení, druhý vstup čtrnáctého dvouvstupovéhoobvodu (NSD14) typu negace logického součinu je ,připojen přes devatenáctý odpor (R19) na kladnýpól zdroje elektrické energie a tvoří současnědevadesátýprvní Vstup (091) zapojení, druhý vstuppatnáctého dvouvstupového obvodu (NSD15) ty-pu negace logického součinu je připojen přesdvacátý odpor (R20) na kladný pól zdroje elektric-ké energie a tvoří současně devadesátýdruhý vstup(092) zapojení, druhý vstup šestnáctého dvouvstu- 30 209222 pověhoobvodu (NSD16) typu negace logickéhosoučinu je připojen přes dvacátýprvní odpor (R21)na kladný pól zdroje elektrické energie a tvořísoučasně devadesátýtřetí vstup (093) zapojení,druhý vstup sedmnáctého dvouvstupového obvodu: (NSD17) typu negace logického součinu je připo-jen přes dvacátýdruhý odpor (R22) na kladný pólzdroje elektrické energie a tvoří současně devade-sátýčtvrtý vstup (094) zapojení, druhý vstup os-i mnáctého dvouvstupového obvodu (NSD18) typunegace logického součinu je připojen přes dvačá-týtřetí odpor (R23) na kladný pól zdroje elektrickéenergie a tvoří-současně devadesátýpátý vstup(095) zapojení, druhý vstup devatenáctého dvouv-stupového obvodu (NSD19) typu negace logické-• ho součinu je připojen přes dvacátýčtvrtý odpor(Ř.24) na kladný pól zdroje elektrické energiea tvoří; současně devadesátýšestý vstup (096) zapo-jení, dřuhe vstupy třicátéhošestého ážtřicátéhode-vátého dvouvstupového obyodu (NSDK36 alž NSDK39) typu negace logického součinu s otevře-ným kolektorem jsou spojeny a tvoří současněsedmdesátýdruhý vstup (072) zapojení, nastavova-cí vstupy (34, 44, 54, 64) třetího až šestéhoklopného obvodu (AE3, AE2, ΑΕΙ, AEO) typuD jsou spojeny a tvoří současně sedmdesátýtřetí; vstup (073) zapojení, kdežto jejich základní vstupyi (31,41,51,61) jsou připojeny na kladný pól zdrojeelektrické energie a jejich hodinové vstupy (32,42,52,62) jsou spojeny a tvoří současně sedmdesátýč-tvrtý vstup (074) zapojení, nulový výstup (302)třetího klopného obvodu (AE3) typu D je připojenna první vstup třicátéhošestého dvouvstupového; obvodu (NSDK36).typu negacelogického součinus otevřeným kolektorem, kdežto jeho nulovacívstup (33) je připojen na výstup dvacátéhodruhého j dvouvstupového obvodu (NSD22) typu negacelogického součinu, nulový výstup (402) čtvrtéhoklopného obvodu (AE2) typu D je připojen naprvní vstup třicátéhosedmého dvouvstupového ob-vodu (NSDK37) typu negace logického součinus otevřeným kolektorem, kdežto jeho nulovacívstup (43) je připojen na výstup dvacátéhotřetíhodvouvstupového obvodu (NSD23) typu negacelogického součinu, nulový výstup (502) pátéhoklopného obvodu (AE1) typu D je připojen naprvní vstup třicátéhoosmého dvouvstupového ob-vodu (NSDK38) typu negace logického součinus otevřeným kolektorem, kdežto jeho nulovacívstup (53) je připojen na výstup dvacátéhočtvrtéhodvoustupového obvodu (NSD24) typu negacelogického soúčinu, jedničkový výstup (601) šesté-ho klopného obvodu (AEO) typu D tvoří současněčtyřicátýšestý výstup (0046) zapojení, nulovacívstup (63) šestého klopného obvodu (AEO) typuD je připojen na výstup dvacátéhopátého .dvou-vstupového obvodu (NSD25) typu negace logické-ho součinu, kdežto jeho nulový výstup (602) jepřipojen na první vstup třicátéhočtvrtého dvou-vstupového obvodu (NSDK34) typu negace logic-kého součinu s otevřeným kolektorem, na první'stup třicátéhodevátého dvouvstupového obvoduNSDK39) typu negace logického součinu s ote-vřeným kolektorem a tvoří současně čtyřicátýsed-mý výstup (0047) zapojení, vstup třicátéhočtvrté-ho invertoru (INV34) tvoří současně sedmdesátý-pátý vstup (075) zapojení, kdežto jeho výstup jepřipojen na první vstupy dvacátéhodruhého aždvacátéhopátého dvouvstupového obvodu(NSD22 až NSD25) typu negace logického sou-činu. 14 výkresů
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS741579A CS209222B1 (en) | 1979-11-01 | 1979-11-01 | Processor connexion for intelligent terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS741579A CS209222B1 (en) | 1979-11-01 | 1979-11-01 | Processor connexion for intelligent terminal |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS209222B1 true CS209222B1 (en) | 1981-11-30 |
Family
ID=5423231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS741579A CS209222B1 (en) | 1979-11-01 | 1979-11-01 | Processor connexion for intelligent terminal |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS209222B1 (cs) |
-
1979
- 1979-11-01 CS CS741579A patent/CS209222B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1258972A (cs) | ||
| CN204832853U (zh) | 一种多接口运动控制器 | |
| CS209222B1 (en) | Processor connexion for intelligent terminal | |
| GB905614A (en) | Improvements in data processing systems | |
| CN202142053U (zh) | 基于可编程器件的编码器操作识别处理装置 | |
| US3786490A (en) | Reversible 2{40 s complement to sign-magnitude converter | |
| SU1116422A1 (ru) | Устройство дл ввода-вывода информации | |
| SU1298911A2 (ru) | Многофункциональное счетное устройство | |
| SU1314313A1 (ru) | Цифровой реверсивный привод | |
| SU1621140A2 (ru) | Счетное устройство с контролем | |
| SU1003018A1 (ru) | Устройство дл программного управлени | |
| RU2032201C1 (ru) | Модуль ввода-вывода системы цифрового управления | |
| SU1026143A1 (ru) | Устройство дл контрол дискретных объектов | |
| SU826337A1 (ru) | Элемент однородной структуры | |
| SU892421A1 (ru) | Устройство управлени электроприводом | |
| SU656219A1 (ru) | Реверсивный двоично-дес тичный счетчик | |
| SU1164719A1 (ru) | Операционное устройство микропроцессора | |
| RU1808614C (ru) | Устройство дл автоматического выбора наименьшего угла поворота вращающегос узла станка | |
| CS213298B1 (cs) | Zapejení řídicích ebvedů vstupu a výstupu prs inteligentní terminál | |
| SU794667A1 (ru) | Устройство дл программировани блОКОВ пОСТО ННОй пАМ Ти | |
| SU754409A1 (ru) | Устройство длясравнения чисел 1 | |
| SU1341619A1 (ru) | Устройство дл программного управлени | |
| SU1075234A1 (ru) | Устройство дл программного управлени | |
| SU924690A1 (ru) | Устройство дл ввода информации | |
| SU640336A1 (ru) | Логическое устройство дл управлени блоками печати |