CS205252B1

CS205252B1 - Decadic synthesizer of frequency

Info

Publication number: CS205252B1
Application number: CS911977A
Authority: CS
Inventors: Vaclav Zima
Original assignee: Vaclav Zima
Priority date: 1977-12-30
Filing date: 1977-12-30
Publication date: 1981-05-29

Description

Vynález se týká dekadického syntezátorů kmitočtu. V syntezátorech kmitočtu bě využívá buň přímých metod aditivní syntézy kmitočtu,nebo nepřímých metod syntézy pomocí fázově zavěšených oscilátorů. Nevýhodou aditivní syntézy, založené na sčítání, odečítání, násobení a dělení kmitočtu, je vznik intermodulačních produktů ve směšovacích jednotlivých stupňů syntezátorů. Výhodou však je možnost řadit jednotlivé bloky iterativně a dosáhnout tak libovolně jemného kmitočtového členění výstupního signálu. Nevýhodou známých zapojení vícesmyčkových fázových závěsů s napěíově řízenými oscilátory je pokles kmitočtu signálů v obvodech fázových komparátorů při zvyšovaných požadavcích na jemnost kmitočtového členění.The invention relates to decadic frequency synthesizers. In frequency synthesizers, the cell uses direct methods of additive frequency synthesis, or indirect methods of phase-suspended oscillators. A disadvantage of additive synthesis, based on addition, subtraction, multiplication and frequency division, is the formation of intermodulation products in the mixing stages of synthesizers. The advantage, however, is that it is possible to arrange the individual blocks iteratively and thus achieve an arbitrarily fine frequency division of the output signal. A disadvantage of the known circuits of multi-loop phase hinges with voltage-controlled oscillators is the decrease in the frequency of signals in the phase comparator circuits with increased requirements for the frequency division fineness.

Nízký, kmitočet v obvodu fázového komparátoru zhoršuje stabilitu stacionární fáze výstupního signálu, prodlužuje dobu potřebnou ke změně kmitočtu a obtížně se odstraňuje jeho vliv na nežádoucí fázovou modulaci výstupního signálu.The low frequency in the phase comparator circuit deteriorates the stationary phase of the output signal, extends the time needed to change the frequency, and makes it difficult to eliminate the effect on unwanted phase modulation of the output signal.

Nevýhody obou známých systémů odstraňuje dekadický syntezátor kmitočtu podle vynálezu, jehož podstata spočívá v tom, že blok pro nastavování kmitočtů obsahuje přestavitelný dělič kmitočtu s hodnotou jedna, dvě, čtyři nebo osm a přestavitelný dělič kmitočtu s hodnotou celistvé mocniny deseti. Dále obsahuje obvod pro nastavení kmitočtu, obvody pro vytváření signálů s diskrétními kmitočty ve formě iterativního řetězce, který se skládá z libovolného počtu článků. Každý článek obsahuje napěíově řízený oscilátor, první proměnný dělič kmitočtu, fázový komparátor, ovládací obvod s násobičkou dělicího poměru činitelem jedna, dvě, čtyři nebo osm a pevný dělič kmitočtu. Druhý až poslední článek obsahuje ještě druhý proměnný dělič kmitočtu. Jednotlivé prvky jsou zapojeny tak, že vstup posledního druhého proměnného děliče kmitočtu je spojen s výstupem posledního pevného děliče kmitočtu, jehož vstup je spojen s hlavním vstupem referenčního signálu s přesným kmitočtem.The disadvantages of both known systems are eliminated by the decimal frequency synthesizer according to the invention, characterized in that the frequency adjustment block comprises an adjustable frequency divider having a value of one, two, four or eight and an adjustable frequency divider having a value of ten. It further comprises a frequency adjustment circuit, a circuit for generating discrete frequency signals in the form of an iterative string that is composed of any number of cells. Each cell comprises a voltage-controlled oscillator, a first variable frequency divider, a phase comparator, a control circuit with a multiplication factor by a factor of one, two, four or eight, and a fixed frequency divider. The second to last cell contains a second variable frequency divider. The individual elements are connected such that the input of the last second variable frequency divider is connected to the output of the last fixed frequency divider whose input is connected to the main input of the reference frequency signal.

Vstup druhého až předposledního druhého proměnného děliče kmitočtu je spojen s výstupem druhého až předposlednního pevného děliče kmitočtu a vstup prvního až předposledního pevného děliče kmitočtu je spojen s výstupem napělově řízeného oscilátoru následného článku. Výstup prvního napěíově řízeného oscilátoru je spojen se vstupem přestavitelného děliče kmitočtu bu3 jednou, dvěma, čtyřmi nebo osmi. V jednotlivých řetězcích je výstup napělově řízeného oscilátoru spojen také s prvním vstupem prvního proměnného děliče kmitočtu, jehož výstup je spojen s prvním vstupem fázového komparátoru a druhý vstup fázového komparátoru je spojen u prvního článku s výstupem pevného děliče kmitočtu a u druhého až předposledního článku je spojen s výstupem druhého proměnného děliče kmitočtu.The input of the second to penultimate second variable frequency divider is connected to the output of the second to penultimate fixed frequency divider and the input of the first to penultimate fixed frequency divider is connected to the output of a voltage-controlled oscillator of the subsequent cell. The output of the first voltage-controlled oscillator is coupled to the input of the adjustable frequency divider by either one, two, four or eight. In individual strings, the voltage-controlled oscillator output is also connected to the first input of the first variable frequency divider, the output of which is connected to the first input of the phase comparator and the second input of the phase comparator is connected to the output of the fixed frequency divider. output of a second variable frequency divider.

Výstup fázového komparátoru je spojen se vstupem napěíově řízeného oscilátoru, druhý vstup prvního proměnného děliče kmitočtu je spojen s prvním výstupem ovládacího obvodu s násobičkou dělicího poměru činitelem bu3 jedna, dvě čtyři nebo osm, k jehož prvnímu výstupu je u prvního až předposledního článku také připojen druhý vstup následného druhého proměnného děliče kmitočtu. Jeho první vstup je spojen s jemu příslušným výstupem obvodu pro nastavování kmitočtu, druhý vstup prvního až předposledního ovládacího obvodu s násobičkou dělicího poměru činitelem bu3 jedna, dvě, čtyři nebo osm je spojen s druhým výstupem druhého až posled ního ovládacího obvodu s násobičkou dělicího poměru činitelem bu3 jedna, dvě, čtyři nebo osm.The output of the phase comparator is connected to the input of the voltage-controlled oscillator, the second input of the first variable frequency divider is connected to the first output of the control circuit with a multiplication factor of either one, two, four or eight. input of the subsequent second variable frequency divider. Its first input is coupled to its respective output of the frequency setting circuit, the second input of the first to penultimate control circuit with the multiplication factor by either one, two, four or eight is connected to the second output of the second to last control circuit with the multiplier factor either one, two, four or eight.

Řídicí výstup obvodu pro nastavení kmitočtu je spojen s druhým vstupem přestavitelného děliče kmitočtu s hodnotou bu3 jedna, dvě, čtyři nebo osm, jehož výstup je spojen se vstupem přestavitelného děliče kmitočtu s hodnotou celistvé mocniny a výstup tohoto přestavitelného děliče kmitočtu s hodnotou celistvé mocniny aeseti a výstup tohoto přestavitelného děliče kmitočtu s hodnotou celistvé mocniny deseti je spojen s výstupní svorkou vytvořeného signálu.The control output of the frequency adjustment circuit is coupled to a second adjustable frequency divider input of either one, two, four or eight, whose output is coupled to an adjustable frequency divider input of integral power and an output of this adjustable frequency divider of integral power of sixty and the output of this adjustable frequency divider with the value of the integral of ten is connected to the output terminal of the generated signal.

Výhody dekadického syntezátoru kmitočtu podle vynálezu spočívají především v tom, že v jeho celém systému není ani jediný směšovač kmitočtu, jehož činnost je vždy zákonitě do,provázena vznikem nežádoucích intermodulačních produktů. Tuto výhodu mají i některé jiné známé systémy. Dekadický syntezátor kmitočtu podle vynálezu má však podstatnou přednost v tom, že umožňuje realizovat iterativní řetězec a dosáhnout libovolně jemného členěni kmitočtu přidáním dalších článků k řetězci, které jsou obvodově téměř shodné s předchozími články. Další výhodou dekadického syntezátoru podle vynálezu je, že neobsahuje vůbec frekvenč ní filtry LC, je sestaven z funkčních bloků s vysokou obvodovou dědičností a může být tedy snadno realizován s širokým uplatněním mikroelektronických integrovaných obvodů.The advantages of the decadic frequency synthesizer according to the invention are, in particular, that in its entire system, not a single frequency mixer, the operation of which is always inevitable, is accompanied by the formation of undesirable intermodulation products. Some other known systems also have this advantage. However, the decadic frequency synthesizer according to the invention has the essential advantage that it makes it possible to realize an iterative chain and achieve an arbitrarily fine frequency division by adding further links to the chain that are almost identical in circumference to the previous links. A further advantage of the decadic synthesizer according to the invention is that it does not contain LC frequency filters at all, is composed of functional blocks with high circuit inheritance and can thus be easily realized with wide application of microelectronic integrated circuits.

Přiklad zapojení dekadického syntezátoru kmitočtu podle vynálezu je znázorněn na přiloženém výkrese, který představuje blokové schéma zapojení.An example of a wiring of a decimal frequency synthesizer according to the invention is shown in the attached drawing, which is a block diagram of the wiring.

Na obr. 1 je blok 2000 pro nastavování kmitočtu, který obsahuje přestavitelný dělič 200 kmitočtu s hodnotou bu3 jedna, dvě, čtyři nebo osm, přestavitelný dělič 300 kmitočtu s hodnotou celistvé mocniny deseti a obvod 400 pro nastavení kmitočtu. Obvody 1000 pro vytváření signálů s diskrétními kmitočty jsou tvořeny iterativním řetězcem, skládajícím se z libovolného počtu článků J., 2, J, N, z nichž každý článek J_, 2, J, N obsahuje napěíově řízený oscilátor £0, 20, 22.» NO. první proměnný dělič 11 . 21 . JJ., NI kmitočtu, fázový komparátor 12. 22. 32. N2, ovládací obvod JJ, 23. JJ, N3 s násobičkou dělicího poměru činitelem bu3 jedna, dvě, čtyři nebo osm, pevný dělič JJ, 25 35. N5 kmitočtu.Referring to Fig. 1, there is a frequency setting block 2000 comprising an adjustable frequency divider 200 having either one, two, four or eight, an adjustable frequency divider 300 having a value of ten, and a frequency adjustment circuit 400. The discrete-frequency signal generating circuitry 1000 is an iterative string consisting of an arbitrary number of cells J, 2, J, N, each cell 1, 2, J, N containing a voltage-controlled oscillator 60, 20, 22. »NO. first variable divider 11. 21. Frequency comparator 12, 22, 32, N2, control circuit J1, 23, 23, N3 with a multiplication factor multiplied by either one, two, four or eight, fixed frequency divider J, 25, 35. N5.

Druhý až poslední článek 2, J: . N obsahuje ještě druhý proměnný dělič 24. JJ, NJ kmitočtu. Jednotlivé prvky iteračního řetězce jsou zapojeny tak, že vstup N42 posledního druhého proměnného děliče N4 kmitočtu je spojen s výstupem N5J. posledního pevného děliče gj kmitočtu,jehož vstup N52 je spojen s hlavním vstupem 600 referenčního signálu s přesným kmitočtem. Vstup 242. 342 druhého až předposledního druhého proměnného děliče 2J, JJ kmitočtu je spojen s výstupem 2JJ_, 351 druhého až předposledního pevného děliče JJ, JJ kmitočtu a vstup 151. 252. 352 prvního až předposledního pevného děliče JJ, 25. JJ kmitočtu je spojen s výstupem 202, 302. NO2 napětově řízeného oscilátoru 20, JO, NO následného článku 2, J, N.Article 2, second to last,. N also comprises a second variable frequency divider 24. JJ, NJ of the frequency. The individual elements of the iteration chain are connected so that the input N42 of the last second variable frequency divider N4 is connected to the output N5J. the last fixed frequency splitter gj whose input N52 is coupled to the main input 600 of the reference frequency signal. The input 242. 342 of the second to penultimate second variable frequency divider JJ is connected to the output 21, 351 of the second to penultimate fixed frequency divider JJ, and the input 151. 252. 352 of the first to penultimate fixed frequency divider JJ, 25 is connected with output 202, 302. NO2 of the voltage controlled oscillator 20, JO, NO of the downstream cell 2, J, N.

Výstup 102 prvního napěťově řízeného oscilátoru 10 je také spojen se vstupem 2001 přestavitelného děliče 200 kmitočtu buá jednou, dvěma, čtyřmi nebo osmi. V jednotlivých článcích 1, 2, £, N je výstup 102. 202. 302. N02 napěťově řízeného oscilátoru £0, 20, £0,The output 102 of the first voltage-controlled oscillator 10 is also coupled to the input 2001 of the adjustable frequency divider 200 either by one, two, four or eight. In the individual cells 1, 2, £, N, the output is 102, 202. 302. N02 of the voltage-controlled oscillator £ 0, 20, £ 0,

NO spojen také s prvním vstupm 111, 211 , 311. N11 prvního proměnného děliče H_, 21 . 31 . ííl kmitočtu, jehož výstup 112. 212. 312. N12 je spojen s prvním vstupem 121. 221. 321. N21 fázo vého komparátoru 1 2, 22, £2, N2. Druhý vstup 122. 222. 322. N22 fázového komparátoru 12.NO is also connected to the first input 111, 211, 311. N11 of the first variable divider H, 21. 31. N12 is coupled to the first input 121, 221. 321. N21 of the phase comparator 1 2, 22, £ 2, N2. Second input 122. 222. 322. N22 of phase comparator 12.

22. 32. N2 je spojen u prvního článku £ s výstupem 151 pevného děliče 15 kmitočtu a u druhého až posledního článku 2, £, N je spojen s výstupem 241. 341. N41 druhého proměnného děliče 24.' 34. N4 kmitočtu.22. 32. N2 is coupled to the output 151 of the fixed frequency splitter 15 in the first cell 6, and is coupled to the output 241, 341, N1 to the second to last cell 2, £, N1. 34. N4 frequency.

Výstup 123. 223. 323. N23 fázového komparátoru 12. 22. 32. N2 je spojen se vstupem 101 . 201 . 301 . N01 napěťově řízeného oscilátoru £0, 20, £0., NO. Druhý vstup 113. 213. 313. N13 prvního proměnného děliče 11 . 21 . ££, N£ kmitočtu je spojen s prvním výstupem 131 231 . 331. N££ ovládacího obvodu ££, 23. 33. N3 s násobičkou dělicího poměru činitelem buá jedna, dvě, čtyři nebo osm. Tento první výstup 131. 231. 333 je u prvního až předposledního článku li í, 3. spojen také s druhým vstupem 243 343. N43 následného druhého proměnného děliče 24.Output 123. 223. 323. N23 of phase comparator 12. 22. 32. N2 is connected to input 101. 201 301. N01 voltage controlled oscillator £ 0, 20, £ 0., NO. Second input 113. 213. 313. N13 of the first variable divider 11. 21. The frequency N is coupled to the first output 131 231. 331. N3 of the control circuit 34, 23. 33. N3 with a multiplication factor multiplied by a factor of one, two, four or eight. This first output 131. 231. 333 is also associated with the second input 243 343 of the first to penultimate cell 11, 13, N43.

34, N4 kmitočtu. První vstup 132. 232. 332. N32 ovládacího obvodu ££, 23. 33. N3 s násobičkou dělícího poměru činitelem buá jedna, dvě, čtyři nebo osm je spojen s jemu příslušným výstupem 4001. 4002. 4003. 40ON obvodu 400 pro nastavování kmitočtu.34, N4 frequency. The first input 132, 232. 332. N32 of the control circuit 44, 23, 33, N3, with the multiplication factor multiplied by a factor of one, two, four or eight is coupled to its respective output 4001. 4002. 4003. 40ON frequency adjustment circuit 400 .

Druhý vstup 133. 233. 333 prvního až předposledního ovládacího obvodu ££, 23. 33 s násobičkou dělicího poměru činitelem buá jedna, dvě, čtyři nebo osm je spojen s druhým výstupem 234. 334. N34 druhého až posledního ovládacího obvodu 23. ££, N3 s násobičkou dělicího poměru činitelem buá jedna, dvě, čtyři nebo osm. Řídicí výstup 500 obvodu 400 pro nasta vení kmitočtu je spojen s druhým vstupem 2002 přestavitelného děliče 200 kmitočtu, jehož výstup 2003 je spojen se vstupem 3001 přestavitelného děliče 300 kmitočtu s hodnotou celistvé mocniny deseti a výstup 3002 tohoto přestavitelného děliče 300 kmitočtu s hodnotou celistvé mocniny deseti je spojen s výstupní svorkou 100 vytvořeného signálu.The second input 133. 233. 333 of the first to penultimate control circuit 23, 23, 33, with the multiplication factor multiplied by a factor of one, two, four or eight, is connected to the second output 234. 334. N34 of the second to last control circuit 23. , N3 with a multiplication factor multiplied by a factor of either one, two, four or eight. The control output 500 of the frequency adjusting circuit 400 is coupled to the second input 2002 of the adjustable frequency divider 200, whose output 2003 is coupled to the input 3001 of the adjustable frequency divider 300 with a integral of ten and the output 3002 of the adjustable frequency divider 300 with a integral of ten it is connected to the output terminal 100 of the generated signal.

Funkce syntezátoru kmitočtu podle vynélezu vyplývá z blokového schématu na obr. 1.The function of the frequency synthesizer according to the invention results from the block diagram in Fig. 1.

Ve stavu fázové rovnováhy mají kmitočty napěťově řízených oscilátorů £0, 20. 30. NO hodnoty Zl) F2, F3. FN. První proměnný dělič 11 kmitočtu prvního článku £ a druhý proměnný dělič 2£ druhého článku 2 iterativního řetězce mají nastaven shodný dělicí poměr q^. První proměnný dělič 12 kmitočtu druhého článku 2 a druhý proměnný dělič 34 třetího článku £ iterativního řetězce mají nastaven shodný dělicí poměr qg. Podobně mají první proměnný dělič k2 kmitočtu k-tého článku k a druhý proměnný dělič k4 (k+1)-tého článku (k+1) nastaven shodný dělicí poměr q^, kde k = 1,2,3...,N, N je počet článků iterativního řetězce. Pevný dělič 15 kmitočtu prvního článku £ má konstantní dělicí poměr m. Ostatní pevné děliče 25.In the phase equilibrium state, the frequencies of the voltage-controlled oscillators 40, 20, 30 have NO values Z1, F2, F3. FN. The first variable frequency divider 11 of the first cell 6 and the second variable divider 25 of the second cell 2 of the iterative chain have the same dividing ratio q ^. The first variable frequency divider 12 of the second link 2 and the second variable divider 34 of the third link of the iterative chain have the same split ratio qg. Similarly, the first variable divider k2 of the k-th cell frequency k and the second variable divider k4 (k + 1) -th cell (k + 1) have the same dividing ratio q ^, where k = 1,2,3 ..., N, N is the number of links in the iterative chain. The fixed frequency splitter 15 of the first cell 6 has a constant split ratio m. The other fixed splitters 25.

35. N5 v druhém až posledním článku 2, £, N řetězce mají konstantní dělicí poměr r, který je celistvou mocninou deseti.35. N5 in the second to last article 2,,, N of the chain have a constant partition ratio r, which is the integral of ten.

Přehled dělicích poměrů a kmitočtů v základním pásmu I syntezátoruOverview of dividing ratios and frequencies in baseband I of synthesizer

q₂ q ₂ ^q3 ^q 3 ^F1 ^F 1 ^F2 ^F 2 ^F3 ^F 3 ^Fd1 ^F d1 ^Fd2 ^F d2 ^Fd3 ^F d3 100 100 ALIGN! 10000 10000 1060000 1060000 4000000 4000000 5000000 5000000 5000000 5000000 40000,00 40000,00 500,000 500,000 5,000000 5,000000 119 119 11999 11999 1999999 1999999 4799996 4799996 5042013 5042013 5000412 5000412 40396,10 40396,10 420,203 420,203 4,1672 4,1672 139 139 13999 13999 1399999 1399999 5599996 5599996 5035968 5035968 5000354 5000354 40287,31 40287,31 359,669 359,669 3,5717 3.5717 159 159 15999 15999 1599999 1599999 6399996 6399996 5031443 5031443 5000309 5000309 40251,55 40251,55 314,485 314,485 3,1252 3.1252 179 179 17999 17999 1799999 1799999 7199996 7199996 5027930 5027930 5000275 5000275 40223,44 40223,44 279,345 279,345 2,7779 2,7779 199 199 19999 19999 1999999 1999999 7999996 7999996 5025123 5025123 5000247 5000247 40200,98 40200.98 251,269 251,269 2,5001 2,5001

205252 4205252 4

Přehled kmitočtů v jednotlivých blocích syntezátoruOverview of frequencies in individual synthesizer blocks

Stav State n n ^F1 ^F 1 ^F2 ^F 2 ^F3 ^F 3 ^Fd1 ^F d1 ^Fd2 ^F d2 ^Fd3 ^F d3 ^F2003 ^F 2003 V IN 0 0 4000000 4000000 5000000 5000000 5000000 5000000 40000,00 40000,00 500,000 500,000 5,0000 5,0000 74999 74999 4299996 4299996 5023318 5023318 5000461 5000461 40186,87 40186,87 467,329 467,329 4,6516 4,6516 IV IV 75000 75000 4000000 4000000 5000000 5000000 5000000 5000000 40000,00 40000,00 500,00 500.00 5,0000 5,0000 800000 800000 124999 124999 7999996 7999996 5025123 5025123 5000247 5000247 40200,98 40200.98 251,27 251.27 2,5001 2,5001 999996 999996 III III 125000 125000 '4000000 '4000000 5000000 5000000 5000000 5000000 40000,00 40000,00 500,00 500.00 5,0000 5,0000 Ίοοοοοο Ίοοοοοο 249999 249999 7999996 7999996 5025123 5025123 5C00247 5C00247 40200,98 40200.98 251,27 251.27 2,5001 2,5001 1999996 1999996 11 11 250000 250000 4000000 4000000 5000000 5000000 5000000 5000000 40000,00 40000,00 500,00 500.00 5,0000 5,0000 2000000 2000000 499999 499999 7999996 7999996 5025123 5025123 5000247 5000247 40200,98 40200.98 251,27 251.27 2,5001 2,5001 3999996 3999996 1 1 500000 500000 4000000 4000000 5000000 5000000 5000000 5000000 40000,00 40000,00 500,00 500.00 5,0000 5,0000 4000000 4000000 999999 999999 7999996 7999996 5025123 5025123 5000247 5000247 40200,98 40200.98 251 ,27 251, 27 2,5001 2,5001 7999996 7999996

Uvedený příklad provedení dekadického syntezátoru kmitočtu podle vynálezu má v základním pásmu 800 kHz až-7999,996 kHz kmitočtový krok 4 Hz. Jestliže je výstup veden do sinusového tvarovače signálů s děličem kmitočtu čtyřmi, změníme základní pásmo syntezátoru na rozsah 200 kHz až 1999,999 kHz s krokem 1 Hz.Said exemplary embodiment of a decimal frequency synthesizer according to the invention has a frequency step of 4 Hz in the baseband of 800 kHz to -7999.996 kHz. If the output is fed to a sinusoidal signal splitter with a frequency divider of four, we will change the synthesizer baseband to a range of 200 kHz to 1999.999 kHz in 1 Hz steps.

Dekadický syntezátor kmitočtu podle vynálezu je možné s výhodou použít v mnoha oborech sdělovací techniky k vytváření signálů s libovolnou diskrétní hodnotou přesného kmitočtu. Jelikož v syntezátoru nejsou vůbec použity směšovače, které jsou zdrojem škodlivých intermodulačních produktů, je kvalita spektra výstupního signálu velmi vysoká. Proto se syntezátor hodí jako budič rozhlasových a televizních vysílačů. Vysoká je také stabilita stacionární fáze výstupního signálu syntezátoru, k'erý se proto hodí k užití v širokém oboru měřicí techniky.The decadic frequency synthesizer of the invention can be advantageously used in many communications fields to generate signals of any discrete value of the exact frequency. Since mixers are not used at all in the synthesizer, which are the source of harmful intermodulation products, the quality of the output signal spectrum is very high. Therefore, the synthesizer is suitable as an exciter for radio and television transmitters. The stability of the stationary phase of the synthesizer output signal is also high and is therefore suitable for use in a wide field of measurement technology.

Claims

SUBJECT OF THE INVENTION

A decimal frequency synthesizer comprising a frequency adjusting block and discrete-frequency signal generating circuits, characterized in that the frequency adjusting block (2000) comprises an adjustable frequency divider (200) of one, two, four, eight, adjustable divider (300) a frequency of 10 and a frequency adjustment circuit (400), and discrete frequency circuitry (1000) for generating discrete frequency signals consisting of an iterative string consisting of an arbitrary number of cells (1, 2, 3, N), each cell (1, 2, 3, N) comprising a voltage controlled oscillator (10, 20, 30, NO), the first variable. frequency divider (11, 21, 31, N1), phase comparator (12, 22, 32, N2), control circuit (13, 23, 33, N3) with adjustable divider multiplier by one, two, four, eight, fixed the frequency divider (15, 25, 35, N5) and the second to last cell (2, 3, N) further comprise a second variable frequency divider (24, 34, N4), the individual elements being offset so that the input (N42) of the second the variable frequency divider (N4) of the last cell (N) is coupled to the output (N51) of the fixed frequency divider (N5) of that cell (N), whose input (N52) is coupled to the main input (600) for the exact frequency reference signal the input (242, 342) of the second variable frequency divider (24, 34) of the second to penultimate cell (2, 3) is connected to the output (251, 351) of the fixed frequency divider (25, 35) of its cell (25, 35) (152, 252, 352) of the fixed divider (15, 25, 35) of the first frequency to the penultimate article (1, 2, 3) is ¹ · spo · Only with the output (202, 302, NO2) of the voltage-controlled oscillator (20, 30, NO) of the subsequent cell (2, 3, N), the output (102) of the first voltage-controlled oscillator (10) is also connected to the input (2001) the adjustable frequency divider (200) by one, two, four, eight, in each cell (1, 2, 3, N) the output (102, 202, 302, NO2) of the voltage controlled oscillator (10, 20 _f 30, NO) also coupled to a first input (111, 211, 311, N11) of a first variable frequency divider (11, 21, 31, NI) whose output (112, 212, 312, N12) is coupled to the first input (121, 221, 321) , N21) of the phase comparator (12, 22, 32, N2), the second input (122, 222, 322, N22).

the phase comparator (12, 22, 32, N2) is coupled to the output (152) of the fixed frequency divider (15) at the first cell (1) and is coupled to the output (<J41, 341, N41) of the second variable frequency divider (24, 34, N4), the output (123, 223, 323, N23) of the phase comparator (12, 22, 32; N2) is connected to the input (101, 201, 301, N01) A voltage-connected oscillator (10, 20, 30, NO), the second input (113, 213, 313, N13) of the first variable frequency divider (11, 21, 31, N1) is connected to the first output (131, 231, 331), N31) of a control circuit (13, 23, 33, N3) with a variable ratio multiplier of one, two, four, eight and its first output (131, 231, 331) being the first to penultimate cell (1,

2, 3) also coupled to a second input (243, 343, N43) of the subsequent second frequency divider (24, 34, N4) and its first input (132, 232, 332, 'N32) is coupled to its respective output (4001) , 4002, 4003, 400N) of the frequency adjustment circuit (400), the second input (133,

233, 333) of the first to penultimate control circuit (13, 23, 33) with an adjustable ratio multiplier by a factor of one, two, four, eight is connected to the second output (234, 334, N34) of the control circuit (23, 33, N3) with an adjustable ratio multiplier by a factor of one, two, four, eight of the second to last cell (2, 3, N), the control output (500) of the frequency adjustment circuit (400) is coupled to the second input (2002) of the adjustable frequency divider (200) one, two, four, eight, whose output (2003) is connected to the input (3001) of the adjustable frequency divider (300) by the value of the integral power of ten, and the output (3002) of this adjustable frequency divider (300) is integral. the power of ten is connected to the output terminal (100) for the generated signal.