CS204914B1 - Zapojení pro ovládání datového a adresního vysílače - Google Patents

Abstract

Předmětem vynálezu je zapojení pro ovládání datového a adresního vysílače se dvěma adresními a s jedním datovým vysílačem, s čítačem instrukcí, s adresním registrem a s výstupním datovým registrem· U počítačového systému, který je orientován na společnou asynchronní obousměrnou sběrnici, je řeěen styk procesoru počítače se sběrnicí zpravidla pomocí přijímačů a vysílačů. Vysílače, ovládané hradlovacími signály z řadiče procesoru, zajišťují správné úrovně a posloupnosti logických signálů na adresních, datových a řídicích vodičích sběrnice· Při zápisu instrukce do instrukčního registru procesoru adresuje čítač instrukcí prostřednictvím adresního vysílače příslušnou buňku v operační paměti· řři vnější operaci adresuje adresní registr prostřednictvím adresního vysílače operand v operační paměti a výsledek posílá procesor přes výstupní datový registr a datový vysílač na odpovídající buňku v paměti. Při vnitřní operaci jsou operandy uloženy v zápisníkové paměti procesoru a výsledek se ukládá na příslušnou buňku této paměti. Přitom výsledek operace je uložen také ve výstupním datovém registru. V dosud známých zapojeních uvedeného typu je třeba při funkčním testování použít Instrukce přesun obsahu buňky v zápisníkové paměti do buňky v operační paměti, aby bylo možné výsledek vnitřní operace porovnat se správnou hodnotou. To vyžaduje sestavení testovacího programu. Pokud funkčně testujeme pomocí aplikačního programu, může proběhnout posloupnost vnitřních operací, aniž bychom se dozvěděli o případné chybě a test se zbytečně prodlužuje.

Description

Předmětem vynálezu je zapojení pro ovládání datového a adresního vysílače se dvěma adresními a s jedním datovým vysílačem, s čítačem instrukcí, s adresním registrem a s výstupním datovým registrem·

U počítačového systému, který je orientován na společnou asynchronní obousměrnou sběrnici, je řeěen styk procesoru počítače se sběrnicí zpravidla pomocí přijímačů a vysílačů. Vysílače, ovládané hradlovacími signály z řadiče procesoru, zajišťují správné úrovně a posloupnosti logických signálů na adresních, datových a řídicích vodičích sběrnice· Při zápisu instrukce do instrukčního registru procesoru adresuje čítač instrukcí prostřednictvím adresního vysílače příslušnou buňku v operační paměti· ^řři vnější operaci adresuje adresní registr prostřednictvím adresního vysílače operand v operační paměti a výsledek posílá procesor přes výstupní datový registr a datový vysílač na odpovídající buňku v paměti. Při vnitřní operaci jsou operandy uloženy v zápisníkové paměti procesoru a výsledek se ukládá na příslušnou buňku této paměti. Přitom výsledek operace je uložen také ve výstupním datovém registru. V dosud známých zapojeních uvedeného typu je třeba při funkčním testování použít Instrukce přesun obsahu buňky v zápisníkové paměti do buňky v operační paměti, aby bylo možné výsledek vnitřní operace porovnat se správnou hodnotou. To vyžaduje sestavení testovacího programu. Pokud funkčně testujeme pomocí aplikačního programu, může proběhnout posloupnost vnitřních operací, aniž bychom se dozvěděli o případné chybě a test se zbytečně prodlužuje.

204 914

204 914

Tuto nevýhodu odstraňuje zapojení pro ovládání datového a adresního vysílače podle vynálezu, jehož podstatou je, že hradlovací vstup datového vysílače je spojen s výstupem prvního součtového členu, který je opatřen vstupem prvního řadičového signálu a vstupem prvního diagnostiokého signálu, hradlovací vstup prvního adresního vysílače je spojen s výstupem součtového členu, který je opatřen vstupem druhého řadičového signálu a vstupem druhého diagnostického signálu a hradlovací vstup druhého adresního vysílače je spojen s výstupem třetího součtového členu, který je opatřen vstupem třetího řadičového signálu a vstupem třetího diagnostiokého signálu·

Výhodou tohoto zapojení je možnost vnějšími signály z testovaoího zařízení zjistit po ukončení každé operace výsledek, stav čítače Instrukcí a adresního registru a porovnat je se správnými hodnotami. V případě neshody test okamžitě končí. Tím se zkrátí doba testu.

Na výkrese je zapojení podle vynálezu, kde je uvedeno vzájemné propojení jednotlivýoh bloků společně s jejich označením.

Výstup 11 zápisníkové paměti 1 je spojen s datovou sběrnicí 16. s prvním vstupem 30 a s druhým vstupem 31 aritmetlckologické sekce 2· výstup 32 je spojen se vstupem 40 výstupního datového registru £· Přímý výstup 42 výstupního datového registru A je spojen s datovým vstupem 50 datového vysílače g, a negovaný výstup 41 výstupního datového registru £ je spojen se vstupem 10 zápisníkové paměti X· Výstup 120 adresního registru 12 je spojen s adresním vstupem 130 druhého adresního vysílače Xg a výstup 151 čítače instrukcí 15 je spojen s adresním vstupem gO prvního adresního vysílače 8. Datová sběrnice 16 je zapojena na výstup 52 datového vysílače g, na datovou svorku 60 operační paměti 6 a na vstup 180 Instrukčního registru 18. Adresní sběrnioe 12 je zapojena na výstup 82 prvního adresního vysílače g, na výstup 132 druhého adresního vysílače lg a na adresní svorku 61 operační paměti 6, Hradíovací vstup 131 druhého adresního vysílače 13 je spojen s výstupem 140 třetího součtového členu XX, který je ovládán třetím řadioovým signálem 141 a třetím diagnostiokým signálem 142. Hradlovací vstup gX datového vysílače 2 J^e spojen s výstupem 70 prvního součtového členu X, který je ovládán prvním řadičovým signálem 71 a prvním diagnostiokým signálem 72. Hradlovací vstup 81 prvního adresního vysílače 8 je spojen s výstupem 90 druhého součtového členu 2, Který je ovládán druhým řadičovým signálem 91 a druhým diagnostiokým signálem 92. VunKoe zapojení je následujíolt

Procesor má v čítači Instrukcí 15 připravenou adresu instrukce a z řadiče se generuje první řadičový signál 91. který prostředniotvím hradlovacího vstupu 81 otevře první adresní vysílač £. Adresa se Síří po adresní sběrnici 17 a sejme se do adresní svorky 61 operační paměti £· Adresovaná instrukce se vyšle z datové svorky 60 na datovou sběrnici 16. odkud se zapíše do Instrukčního registru 18. Pokud daná instrukce vyvolá vnitřní operaci, operand ae zápisníkové paměti χ se z jejího výstupu 11 šíří ke zpracování v arltmetlokologioké sekci 2 ^a výsledek projde přes výstupní datový registr £ opět na vstup 10 zápisníkové paměti X· Při vnějěí operaci se operand adresuje z adresního registru 12 přes druhý adresní vysílač Xg, který je otevřen třetím řadičovým aignálem 141 prostředniotvím třetího součtového členu 14. Adresovaný operand se vyšle z operační paměti 6 na datovou sběrnici 16 a sejme se do procesoru ke zpracování v aritmetlckologické sekoi 2· Výsledek operace

204 914 se zapíše do výstupního datového registru £. V daný okamžik se změní na základě prvního řadičového signálu 71 logická úroveň na hradlovaoím vstupu 51 datového vysílače g a výsledek se vypustí na datovou sběrnici 16. odkud se sejme do datové svorky 60 operační paměti 6, Po ukončení vnitřní nebo vnější oper_ace procesor uvolní datovou sběrnici 16 a adresní sběrnici 17 a testovací zařízení, které ovládá první diagnostický signál 72. drahý diagnostický signál 92 a třetí diagnostický signál 142 sejme obsah čítače instrukcí 15. výstupního datového registru g a adresního registru 12 a porovná je a očekávanými hodnotami.

Možnost použití uvedeného zapojení je u minipočítačů a malých počítačů s popsanou vnitřní strukturou procesoru.

Claims (1)

1. Zapojení pro ovládání datového a adresního vysílače se dvěma adresními a s jedním datovým vysílačem, s čítačem instrukcí, s adresním registrem a s výstupním datovým registrem vyznačující se tím, že hradlovací vstup (51) datového vysílače (5) je spojen s výstupem (70) prvního součtového členu (7), který je opatřen vstupem (71) prvního řadičového signálu a vstupem (72) prvního diagnostického signálu, hradlovací vstup (81) prvního adresního vysílače (8) je spojen s výstupem (90) druhého součtového členu (9), který je opatřen vstupem (91) druhého řadičového signálu a vstupem (92) druhého diagnostického eignálu a hradlovací vstup (131) druhého adresního vysílače (13) je spojen s výstupem (140) třetího součtového členu (14), který je opatřen vstupem (141) třetího řadičového signálu a vstupem (142) třetího diagnostického signálu.