CS204154B1 - Connection for releasing the passage of signals - Google Patents

Connection for releasing the passage of signals Download PDF

Info

Publication number
CS204154B1
CS204154B1 CS415177A CS415177A CS204154B1 CS 204154 B1 CS204154 B1 CS 204154B1 CS 415177 A CS415177 A CS 415177A CS 415177 A CS415177 A CS 415177A CS 204154 B1 CS204154 B1 CS 204154B1
Authority
CS
Czechoslovakia
Prior art keywords
input
logic circuit
output
wiring
circuit
Prior art date
Application number
CS415177A
Other languages
Czech (cs)
Inventor
Karel Bocek
Pavel Jekerle
Ervin Tomanek
Original Assignee
Karel Bocek
Pavel Jekerle
Ervin Tomanek
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Karel Bocek, Pavel Jekerle, Ervin Tomanek filed Critical Karel Bocek
Priority to CS415177A priority Critical patent/CS204154B1/en
Publication of CS204154B1 publication Critical patent/CS204154B1/en

Links

Landscapes

  • Logic Circuits (AREA)

Description

Vynález se týká zapojení pro uvolňování průchodu signálů, přednostně signálů diskrétních, a to v soustavách elektronických, pneumatických, po případě jiných sítí se zvláštním zřetelem na vzájemnou návaznost průchodu těchto signálů.The invention relates to a circuit for releasing the passage of signals, preferably discrete signals, in electronic, pneumatic, or other networks, with particular regard to the continuity of the passage of these signals.

Známá zapojení řeší uvolňování průchodu signálů, popřípadě uvolňování průchodu skupin signálů ze vstupů vždy na přiřazené výstupy, při čemž tato přiřazenost je určena skladbou a zapojením logické sítě. Různou kombinací zapojení se dosahuje nejčastěji uvolňování vždy jednoho vstupního· signálu ze vstupu na přiřazený výstup podle předem stanoveného· kritéria priority v pořadí podle času, v postupném· pořadí, v kombinovaném· pořadí apod.Known wiring solves the release of the signal passage, or the release of the passage of signal groups from the inputs always to the assigned outputs, this assignment being determined by the composition and connection of the logical network. By various combinations of connections, the release of one input signal from the input to the assigned output is most often achieved according to a predetermined priority criterion in order of time, sequential order, in combined order, etc.

Nevýhodou známých zapojení je skutečnost, že uvolňují průchod vždy jen jednoho vstupního s!gnálu ze vstupu na přiřazený výstup.A disadvantage of known wiring is that they only release one input s ! from the input to the assigned output.

V oblasti přímého řízení výrobních procesů popřípadě výrobních zařízení se často vyskytuje úkol řešit průchod signálů v jejich složité vzájemné návaznosti.In the field of direct control of production processes or production equipment there is often the task of solving the passage of signals in their complex interconnection.

Tento problém řeší v rozsahu svého použití .zapojení podle vynálezu, jehož podstato spočívá v tom, že se skládá z jednoho vstupu propojeného s jedním výstupem přes jeden vstupní logický obvod a přes jeden koncový logický obvod spojené v kaskádě za sebou tak, že jeden vstup jednoho vstupního logického obvodu je spojen s jedním vstupem zapojení, a výstup tohoto obvodu je spojen s jedním vstupem jednoho- koncového logického obvodu, jehož výstup je spojen jedním výstupem zapojení, z druhého vstupu propojeného s druhým výstupem· přes druhý vstupní logický obvod a přes druhý koncový logický obvod spojené v kaskádě za sebou tak, že jeden vstup druhého vstupního logického obvodu je spojen s druhým vstupem zapojení a výstup tohoto· obvodu je spojen s jedním vstupem druhého koncovéhb logického obvodu, jehož výstup je spojen s druhým výstupem zapojení, popřípadě z třetího vstupu propojeného s třetím výstupem přes třetí vstupní logický obvod a přes třetí koncový logický obvod spojené v kaskádě za sebou tak, že jeden vstup třetího vstupního logického obvodu je spojen s třetím vstupem zapojení a výstup tohoto obvodu je spojen s jedním Vstupem třetího' koncového logického obvodu, jehož výstup je spojen s třetím výstupem zapojení, případně se skládá z dalšího nebo z několika dalších vstupů, kde další Vstup je propojen s dalším výstupem přes další vstupní logický obvod a přes další koncový logický obvod spojené v kaskádě za sebou tafk, že jeden vstup dalšího vstupního logického otbvodu je spojen s dalším vstupem zapojení, a výstup tohoto* dalšího Obvodu je spojen s dalším vstupem dalšího koncového logického obvodu, jehož výstup je spojen s dalším výstupem zapojení, a další v pořadí vstup je propojen s dalším v pořadí výstupem přes další v pořadí vstupní logický obvod a přes další v pořadí koncový logický obvod spojené v kaskádě za sebou tak, že jeden vstup dalšího v pořadí vstupního* logického obvodu je spojen s dalším v pořadí vstupem zapojení, a výstup tohoto dalšího v pořadí obvodu je spojen s 'jedním vstupem dalšího v pořadí koncového logického obvodu, jehož výstup je spojen s dalším v pořadí výstupem zapojení.It solves this problem within the scope of its application according to the invention, which consists in that it consists of one input connected to one output via one input logic circuit and through one terminal logic circuit connected in cascade in a row so that one input of one the input logic circuit is connected to one input of the wiring, and the output of this circuit is connected to one input of a one-terminal logic circuit, the output of which is connected by one wiring output, from the second input connected to the other output a logic circuit connected in cascade in such a way that one input of the second input logic circuit is connected to the other wiring input and the output of this circuit is connected to one input of the second terminal logic circuit whose output is connected to the other wiring output, respectively from the third input connected to the third output via a third input logic circuit and via a third terminal logic circuit connected in cascade so that one input of the third input logic circuit is connected to the third input of the wiring and the output of this circuit is connected to a single input of the third terminal logic circuit whose output is connected to the third output wiring, optionally consisting of another or several additional inputs, where the next input is connected to the other output through another input logic circuit and through another terminal logic circuit connected in cascade in a row, so that one input of another input logic otbodu is connected with another wiring input, and the output of this other circuit is coupled to another input of another terminal logic circuit, the output of which is coupled to another wiring output, and the next in sequence is coupled to the next in order output through another in input logic circuit and over the next in the order of ends a logic circuit connected in cascade so that one input of the next in sequence of the input * logic circuit is coupled with another in the order of the wiring input, and the output of that other in the sequence of the circuit is connected with it is connected to the next in order output wiring.

Uvedené logické obvody jsou dále propojeny tak, že druhý vstup jednoho vstupního logického obvodu je spojen s druhým .vstupem zapojení, a druhý vstup jednoho* koncového logického obvodu je spojen s druhým výstupem zapojení, druhý vstup druhého vstupního logického obvodu je spojen s třetím vstupem zapojení, a druhý vstup druhého koncového logického obvodu je spojen s třetím výstupem zapojení, popřípadě druhý vstup dalšího vstupního logického* obvodu je spojen s dalším v pořadí vstupem zapojení, a druhý vstup dalšího koncového logického obvodu je spojen s dalším v pořadí výstupem zapojení.Said logic circuits are further interconnected such that a second input of one input logic circuit is coupled to a second wiring input, and a second input of one terminal logic circuit is coupled to a second wiring output, a second input of a second input logic circuit is coupled to a third wiring input and the second input of the second logic circuit is coupled to the third wiring output, or the second input of the next input logic circuit is coupled to the next in the wiring input, and the second input of the next terminal logic circuit is coupled to the other in the wiring output.

Druhý vstup jednoho vstupního logického obvodu je spojen s druhým vstupem zapojení přes druhý pomocný logický obvod tak, Že vstup tohoto pomocného logického obvodu je spojen s druhým vstupem zapojení, a výstup tohoto pomocného logického obvodu je spojen s tímto druhým vstupem tohoζζ» jednoho vstupního logického obvodu, druhý vstup druhého vstupního logického obvodu je spojen s třetím vstupem zapojení přes třetí pomocný logický obvod tak, že vstup tohoto pomocného logického* obvodu je spojen s třetím vstupem zapojení, a výstup tohoto pomocného logického obvodu je spojen s tímto* druhým vstupem tohoto druhého vstupního logického obvodu, popřípadě druhý vstup dalšího vstupního logického obvodu je spojen s dalším v pořadí vstupem zapojení přes další v pořadí pomocný 'logický obvod tak, že vstup tohoto pomocného logického obvodu je spojen s dalším v pořadí vstupem zapojení, a výstup tohoto pomocného logického obvodu je spojen s dalším v pořadí vstupem zapojení, a výstup tohoto pomocného logického obvodu je spojen s tímto druhým vstupem tohoto dalšího vstupního logického obvodu.The second input of one input logic circuit is connected to the second input of the wiring through the second auxiliary logic circuit so that the input of this auxiliary logic circuit is connected to the second wiring input, and the output of this auxiliary logic circuit is connected to this second input of that ζ ζ » the second input of the second input logic circuit is connected to the third wiring input via the third auxiliary logic circuit so that the input of the auxiliary logic * circuit is connected to the third wiring input, and the output of the auxiliary logic circuit is connected to this * second input of the the second input logic circuit, or the second input of another input logic circuit, is coupled to the next in the wiring input through the next auxiliary logic circuit so that the input of this auxiliary logic circuit is coupled to the other wiring input, and the output of the auxiliary logic the output of this auxiliary logic circuit is coupled to this second input of the further input logic circuit.

Druhý vstup jednoho koncového logického obvodu je spojen s druhým výstupem zapojení přes druhý časový člen tak, že vstup tohoto časového* členu je spojen s druhým výstupem zapojení, a výstup tohoto časového členu je spojen s tímto druhým* vstupem tohoto jednoho koncového logického obvodu, druhý vstup druhého koncového logického obvodu je spojen s třetím výstupem zapojení přes třetí časový člen tak, že vstup tohoto časového členu je spojen s třetím výstupem zapojení, a výstup tohoto časového členu je spojen s tímto druhým vstupem* tohoto druhého koncového logického* obvodu, popřípadě druhý vstup dalšího koncového logického obvodu je spojen s dalším v pořadí výstupem zapojení přes další v pořadí časový člen tak, že vstup tohoto časového členu je spojen s dalším v pořadí výstupem zapojení, a výstup tohoto časového čle,nu je spojen s tímto druhým· vstupem dalšího koncového logického obvodu.A second input of one terminal logic circuit is coupled to a second circuit output via a second timing element such that the input of this time * element is coupled to a second circuit output, and the output of this timing element is coupled to this second * input of this one terminal logic circuit; the second terminal logic input is coupled to the third wiring output via a third timing element such that the input of this timing element is connected to the third wiring output, and the timing output is coupled to this second input * of the second terminal logic circuit, or the second the input of the next logic circuit is coupled to the next in the wiring output through the next in turn a timing member so that the input of this timing member is coupled to the other in wiring output, and the output of this timeline is connected to this second input of the next terminal logic circuit.

Jako vstupní logický obvod se uvažuje libovolný kombinační logický obvod, přednostně obvod JE — NENÍ, vztaženo na jeden vstup a na druhý vstup nebo obecně součinový logický obvod, popřípadě paměťový obvod pro záznam a mazání, vztaženo na jeden vstup a na druhý vstup.An input logic circuit is any combination logic circuit, preferably it is NOT related to one input and the other input, or generally a product logic circuit, or a memory circuit for recording and erasing, relative to one input and the other input.

Jako koncový logický obvod se uvažuje libovolný kombinační logický obvod, přednostně součtový logický obvod.Any combinational logic circuit, preferably a sum logic circuit, is considered as the terminal logic circuit.

Jako pomocný logický obvod se uvažuje inverzní logický obvod, popřípadě při vícenásobných vstupech zapojení obecně kombinační logický obvod, vtzaženo na tyto vícenásobné vstupy.An inverse logic circuit is considered to be an auxiliary logic circuit, or, in the case of multiple inputs, a generally combinational logic circuit referenced to these multiple inputs.

Jako časový člen se uvažuje zpožďovací logický obvod přednostně se zpožděním začátku signálu.The delay logic circuit is preferably considered to be a timing element with a delay in the start of the signal.

Přednostní zapojení podle vynálezu je skutečnost, že uvolňuje průchod signálů spojený se vzájemnou návazností tohoto· průchodu, a to řetězcovým spojením jednoduchých logických obvodů, pracujících s hladinovými signály, což předurčuje vysokou provozní spolehlivost při aplikaci v oblasti řízení řetězce jednotlivých návazných článků výrobního zařízení.A preferred embodiment of the present invention is the fact that it releases the signal passage associated with the interconnection of the passage by chain linking simple logic circuits working with the level signals, which predetermines high operational reliability when applied to the chain control of individual downstream links of a production facility.

Zapojení podle vynálezu je v příkladném provedení znázorněno ,na přiložených výkresech, kde obr. 1 představuje obecné zapojení, obr. 2 optimální zapojení, a obr. 3 představuje další návazné zapojení.The circuit according to the invention is illustrated by way of example with reference to the accompanying drawings, in which Fig. 1 represents a general circuit, Fig. 2 an optimal circuit, and Fig. 3 represents a further sequential circuit.

Na obr. 1 je znázorněn jeden vstup Sil spojený s jedním vstupem 1ci jednoho 'vstupního logického obvodu Cl, jehož výstup je spojem s jedním vstupem 1di jednoho koncového* logického obvodu Dl, jehož výstup je spojen s jedním výstupem Xi zapojení, druhý vstup S2 je spojený s jedním vstupem 1C2 druhého vstupního logického obvodu C2, jehož výstup je spojen s jedním vstupem xd2 druhého koncového* logického 'obvodu Dž, jehož výstup je spojen s druhým výstupem X2 zapojení, třetí vstup S3 je spojený s jedním vstupem 1C3 třetího vstupního logického obvodu C3, jehož výstup je spojen s jedním vstupem M3 třetího koncového logického obvodu D3, jehož výstup je spojen s třetím výstupem X3 zapojení, další vstup Sn-i je spojený s jedním vstupem toN_j dalšího* vstupního logického obvodu 'CN_lt jehož výstup je spojen s jedním vstupem 1dN_1 dalšího koncového logického ob204154 vodu Dn_i, jehož výstup je spojen s dalším výstupem XN_i zapojení, další v pořadí vstup SN je spojený s jedním vstupem xeN 'dalšího v pořadí vstupního logického obvodu CN, jehož výstup je spojen s jedním vstupem tdN dalšího v pořadí koncového logického obvodu Dn, jehož výstup je spojen s dalším výstupem XN zapojení.FIG. 1 shows one input Sil is connected to one input of one or a 'input of the logic circuit CI, whose output is joint to one input of one di one end * of the logic circuit Dl, whose output is connected with one output Xi circuit, a second input S2 is connected to one input 1 C2 of the second input logic circuit C2, the output of which is connected to one input x d2 of the second terminal logic circuit D1, whose output is connected to the second output X2 of the wiring, the third input S3 is connected to one input 1 C3 of the third input logic circuit C3 whose output is coupled to one input M3 of the third terminal logic circuit D3 whose output is coupled to the third output X3 of the wiring, another input Sn-i is connected to one input toN_j of another * input logic circuit 'CN_lt' output is connected to one input of one dN_ one further terminal logic ob204154 water _i D n, whose output is connected to another bui by the sequence X N _i wiring, the next in sequence S N is connected to one input x e N 'of the next in the order of the input logic circuit C N , whose output is connected to one input td N next in the order of the final logic circuit D n is connected to another output X N wiring.

Uvedené logické obvody jsou dále propojeny tak, že druhý vstup 2Cii jednoho vstupního logického· obvodu Cl je spojen s druhým vstupem S2 zapojení, a druhý vstup 2dii jednoho· koncového logického obvodu Dl je spojen s druhým výstupem X2 zapojení,, druhý vstpp 2C2 druhého vstupního logického obvodu C2 je spojen s třetím vstupem S3 zapojení, a druhý vstup 2Ů2 druhého 'koncového logického obvodu D2 je spojen s třetím výstupem X3 zapojení atd., druhý vstup 2cn_! dalšího vstupního logického obvodu CN_i je spojen s dalším v pořadí vstupem SN zapojení, a druhý vstup 2dN^i dalšího koncového logického obvodu DN-i je spojen s dalším v pořadí výstupem XN zapojení.Said logic circuits are further interconnected such that the second input 2 Cii of one input logic circuit C1 is connected to the second input S2, and the second input 2 dii of one terminal logic circuit D1 is connected to the second output X2, the second inputpp 2 C2 of the second input of the logic circuit C2 is connected to the third input S3 circuit, and a second input of the second 2 U2 'terminal logic circuit D2 is connected to the third output wiring X3 etc., the second input 2 cn_! the next input logic circuit CN_i is coupled to the next in the input of the SN wiring input, and the second input 2 dN ^ i of the next terminal logic circuit D N- i is connected to the other in the output X N of the wiring.

Funkce zapojení podle obr. 1 je taková, že signál, který prošel na jeden vstup Si přechází na jeden vstup iqi jednoho vstupního logického obvodu Cl a způsobuje vybuzení signálu na jeho výstupu. Tento signál přechází dále na jeden vstup Mu jednoho koncového· logického obvodu Di a způsobuje vybuzení signálu na jeho výstupu a tedy i na jednom výstupu Xi zapojení.The circuitry function of FIG. 1 is such that a signal that has passed to one input Si passes to one input iqi of one input logic circuit C1 and causes the signal to be excited at its output. This signal goes further to one input Mu of one terminal logic circuit Di and causes the signal to be excited at its output and thus at one output Xi of the wiring.

Průchod signálu z jednoho vstupu Si na jeden výstup Xi je dále ovlivněn signály na druhém vstupu 2ci jednoho vstupního logického obvodu Ci a na druhém vstupu 2di 'jednoho koncového logického obvodu Di.The passage of the signal from one input Si to one output Xi is further influenced by the signals on the other input 2 ci of one input logic circuit C1 and on the other input 2 di 'of one terminal logic circuit Di.

Při použití logických obvodů typu JE —- NENÍ pro vstupní logické obvody je vybuzení signálu na výstupu jednoho vstupního logického obvodu Ci podmíněno nepřítomností signálu na druhém vstupu 2ci tohoto obvodu a tedy nepřítomností signálu ha druhém vstupu S2 zapojení. Je zřejmé, že při použití součtových logických obvodů pro koncové logické obvody přechází signál z výstupu jednoho vstupního logického· obvodu Ci přímo na jeden výstup Xi zapojení. 'Druhý vstup 2di koncového logického obvodu Di působí pro signál na jednom výstupu Xi zapojení podpůrně tak, že signál na druhém výstupu X2 zapojení přechází přes 'tento obvod na jeden výstup Xi zapojení.When using the type of logic circuits it is - not the logic circuits for the input excitation signal is output to one input of the logic circuit or conditionally absence of the signal at the second input 2 of the circuit C and thus the absence of HA signal S2 second input connections. Obviously, when using the sum logic circuits for the terminal logic circuits, the signal from the output of one input logic circuit Ci passes directly to one output Xi of the wiring. The second input 2 di of the terminal logic circuit D1 acts as a support for the signal at one output X1 of the wiring so that the signal at the other output X2 of the wiring passes through this circuit to one output X1 of the wiring.

Signál na výstupu jednoho vstupního· logického obvodu Ci trvá až do příchodu signálu ,na druhý vstup S2 zapojení. Při splnění podmínek pro průchod signálu z druhého vstupu S2 zapojení na druhý výstup X2 .zapojení vzniká v důsledku zmíněného podpůrného· působení takto nepřímo signál zároveň na jednom výstupu Xi zapojení.The signal at the output of one input logic circuit Ci lasts until the signal arrives, at the other input S2 the wiring. When the conditions for the passage of the signal from the second wiring input S2 to the second wiring output X2 are met, the aforementioned support action thus indirectly generates a signal simultaneously on one wiring output X1.

V opačném případě signál z druhého vstupu S2 na výstup druhého vstupního obvodu C2 nepřechází, avšak na druhém výstupu X2 zapojení vzniká signál až při vzniku signálu na některém dalším výstupu X3, ..., XN_i, XN s vyšším indexem pořadí.Otherwise, the signal from the second input S2 to the output of the second input circuit C2 does not pass, but the second output X2 of the wiring produces a signal only when a signal is output at some other output X3, ..., X N 1 , X N with a higher order index.

Souhrnná funkce zapojení podle vynálezu je taková, že signál na některém vstupu zapojení přechází na přiřazený výstup zapojení, jestliže na dalším v pořadí vstupu kignál není, anebo přechází na tento výstup podpůrně, jestliže na dalším v pořadí výstupu zapojení signál je.The overall function of the wiring according to the invention is such that the signal at one of the wiring inputs passes to the assigned wiring output if there is no signal at the next in the order of input, or passes to that output alternatively if the signal is on the other in wiring output order.

Na vstupy zapojení mohou být při jeho praktické aplikaci připojeny čidla, například čidla přítomnosti materiálu, signály ina výstupech zapojení mohou řídit jednotlivé články výrobního zařízení, uspořádané například do tvaru řetězce ve výrobní lince á podobně.Sensors, for example material presence sensors, can be connected to the wiring inputs in its practical application, the signals at the wiring outputs can control individual links of the production apparatus, arranged, for example, in the form of a chain in the production line and the like.

Na obr. 2 je druhý vstup S2 zapojení spojen se vstupem a.2 druhého pomocného logického obvodu A2, jehož výstup je spojen 's druhým· vstupem 2ei jednoho vstupního· logického obvodu Ci, třetí vstup S3 zapojení je spojen se vstupem aj třetího pomocného· logického obvodu As, jehož výstup je spojen s druhým vstupem 2C2 druhého vstupního· logického obvodu C2, atd., další vstup Sn_í zapojení je spojen se vstupem aN_! dalšího 'pomocného logického obvodu AN_b další v 'pořadí vstup SN zapojení je spojen se vstupem aN dalšího v pořadí pomocného logického obvodu An, jehož výstup je spojen s 'druhým vstupem dalšího vstupního logického obvodu CN-i. Při zapojení podle Obr. 2 s použitím inverzních logických ob'vodů pro pomocné logické obvody a s použitím· součinových logických obvodů pro vstupní logické obvody je dosažené Výhodnějšího zapojení logické sítě. Samotná výkladná funkce zapojení je obdobná jako 'obr. 1. Použití součtových logických obvodů pro pomocné logické obvody se uplatňuje zejména tehdy, jsou-li vstupy zapojení 'vícenásobné a složené vždy z několika elementárních vstupů. Je zřejmé, že vstupy 'těchto pomocných logických obvodů jsou taktéž vícenásobné a složené vždy z několika elementárních vstupů, shodně s násobností vstupů zapojení.In Fig. 2, the second wiring input S2 is connected to the input a.2 of the second auxiliary logic circuit A2, the output of which is connected to the second input 2 ei of one input logic circuit C1, the third wiring input S3 is connected to the input i of the third auxiliary · logic circuits and whose output is connected to second input 2 · C 2 of the second input of the logic circuit C2, etc., another input s n _I circuit is connected to the input and N _! the next Auxiliary Logic Circuit A N _ b the next in sequence the S- N input is coupled to the input and N of the Auxiliary Logic Circuit A n , whose output is coupled to the second input of the next input logic circuit C N- i. In the connection according to FIG. 2, using inverse logic circuits for auxiliary logic circuits, and using product logic circuits for input logic circuits, a more advantageous logic network connection is achieved. The explanatory function of the circuit itself is similar to FIG. 1. The use of total logic circuits for auxiliary logic circuits is particularly useful when the wiring inputs are multiple and composed of several elementary inputs. It is obvious that the inputs of these auxiliary logic circuits are also multiple and consist of several elementary inputs, identical to the multiplicity of the wiring inputs.

Na obr. 3 je druhý výstup X2 zapojení spo_ 'jen se vstupem tz druhého časového členu 'T2, jehož výstup je spojen s druhým vstupem 2di jednoho koncového logického obvodu Rit, třetí výstup X3 zapojení je spojen se vstupem 13 třetího časového členu T3, jehož výstup je spojen s druhým vstupem 2d2 druhého koncového logického obvodu D2, atd., další výstup XN_i zapojení je spojen se vstupem tN-i dalšího časového členu TN_b další v pořadí výstup XN zapojení je spojen se vstupem tN dalšího v pořadí časového členu TN, jehož výstup je spojen s druhým vstupem 2dN_! dalšího koncového logického obvodu Dn_!.In Fig. 3, the second wiring output X2 is connected only to the input tz of the second timing element T2, the output of which is connected to the second input 2 di of one terminal logic circuit Rit, the third wiring output X3 is connected to the input 13 of the third timing element T3. whose output is coupled to the second input 2 d2 of the second logic circuit D2, etc., the next wiring output XN_i is coupled to the input tN-i of the next timer TN_b, the next in the output XN wiring is coupled to the input tN of the next whose output is connected to the second input 2 dN_! of another terminal logic circuit D n _ !.

Funkce jednotlivého časového členu je taková, že signál, který prošel na jeho vstup způsobuje vybuzení signálu ,na výstupu $ časovým zpožděním — zapojení se zpožděním začátku signálu.The function of a single timer is such that the signal that has passed through its input causes the signal to be excited at the output $ by a time delay - the wiring with the start of the signal.

Význam spojení výstupů zapojení s druhými vstupy koncových logických obvodů je v časovém zpoždění podpůrného vybuzení signálu ,na výstupu zapojení vždy s nižším indexem pořadí.The importance of connecting the outputs of the wiring to the second inputs of the terminal logic circuits is in the time delay of the supporting excitation of the signal, at the output of the wiring always with a lower order index.

Další uplatnění zapojení podle vynálezu záleží v tom, že výstupy zapojení jsou s druhými vstupy koncových logických obvodů spojeny přes hradla, jejichž průchod je řízen buďto samostatně, nebo společným nosičem řídicího signálu.A further application of the circuit according to the invention is that the circuit outputs are connected to the second inputs of the terminal logic circuits via gates whose passage is controlled either separately or by a common control signal carrier.

jako· hradlo se uvažuje i časový člen v zapojení podle obr. 3, s dalším pomocným vstupem, kde signál na tomto pomocném vstupu ruší vybuzení signálu s časovým zpožděním na výstupu tohoto časového členu.the gate in FIG. 3 is also considered as a gate, with a further auxiliary input, where the signal at that auxiliary input interferes with the signal delay with the time delay at the output of the timer.

Při použití koncových logických obvodů s více vstupy lze vždy jeden další vstup použít pro přídavné vybuzení signálu na výstupu, přednostně společným nosičem' budicího' signálu.When using multi-input terminal logic circuits, one additional input can always be used to additionally excite the signal at the output, preferably a common 'drive' signal carrier.

Zapojení podle vynálezu nachází svoje praktické uplatnění ve speciálních případech řízení jednotlivých článků výrobního zařízení při jeho automatizaci jednoúčelovými číslicovými řídicími členy.The circuit according to the invention finds its practical application in special cases of control of individual elements of the production equipment during its automation by dedicated digital controllers.

Claims (3)

předmětSubject 1. Zapojení pro uvolňování průchodu signálů, vyznačené tím, že se skládá z jednoho vstupu í(Si) propojeného s jedním výstupem (Xij přes jeden vstupní logický obvod (Cl) a přes jeden koncový logický obvod '(Dl) spojené v kaskádě za sebou tak, že jeden vstup (xci) jednoho vstupního logického obvodu (Ci) je spojen' s jedním vstupem (Si) zapojení, a výstup tohoto obvodu (Ci) je spojen s jedním vstupem (xdi) jednoho koncového logického obvodu (Di), jehož výstup je spojen s jedním výstupem (Xi) zapojení, z druhého vstupu (S2) propojeného s druhým výstupem (X2) přes druhý vstupní logický obvod (C2) a přes druhý koncový logický obvod (D2) spojené v kaskádě za sebou tak, že jeden vstup (XC2) druhého vstupního logického obvodu (C2) je spojen s druhým vstupem (S2) zapojení, a výstup tohoto obvodu (Cz) je spojen s jedním vstupem (xd2) druhého koncového logického obvodu (D2), jehož výstup je spojen s druhým výstupem (X2) zapojení, popřípadě z třetího vstupu (S3) propojeného s třetím, výstupem (X3) přes třetí vstupní logický obvod (C3) a přes třetí koncový logický obvod (Ds) spojené v kaskádě za sebou tak, že jeden vstup (xc3) třetího vstupního logického obvodu (C3) je spojen s třetím vstupem (S3) zapojení, a výstup tohoto obvodu (C3) je spojen s jedním vstupem (]d3) třetího koncového logického obvodu (D3), jehož výstup je spojen s třetím výstupem (X3) zapojení, případně se skládá z dalšího nebo z několika dalších vstupů, kde další vstup (SN_i) je propojen s dalším výstupem (XN_i) přes další vstupní logický obvod (Cn-J a přes další koncový logický obvod (Dm-J spojené v kaskádě za sebou tak, že jeden vstup (¼^) dalšího vstupního logického' obvodu (CN_i) je spojen s dalším1 vstupem (SN_J zapojení, a výstup tohoto dalšího obvodu (CN_!) je spojen s jedním vstupem (1»dN_1) dalšího koncového logického obvodu (Dn_i), jehož výstup je spojen s dalším výstupem (XN-i) zapojení, a další v pořadí vstup (SN) je propojen s dalším v pořadí výstupem (XN) přes další v pořadí vstupní logický obvod (CN) a přesA signal release circuit, characterized in that it consists of one input i (Si) connected to one output (X i 1 through one input logic circuit (Cl) and one end logic circuit (D1) connected in cascade one after another such that one input ( x ci) of one input logic circuit (Ci) is connected to one input (Si) of the wiring, and the output of that circuit (Ci) is connected to one input ( x di) of one terminal logic (Di) whose output is connected to one output (X1) of the wiring, from the second input (S2) connected to the other output (X2) through the second input logic circuit (C2) and through the second terminal logic circuit (D2) connected in cascade sequentially, that one input ( X C2) of the second input logic circuit (C2) is connected to the other wiring input (S2), and the output of said circuit (Cz) is connected to one input ( x d2) of the other terminal logic circuit (D2) is connected to the second output (X2) connecting, optionally from a third input (S3) connected to a third, output (X3) via a third input logic circuit (C3) and a third terminal logic circuit (Ds) connected in cascade in such a way that one input ( x c3) of the third input a logical circuit (3) is connected to the third input (S3) circuit, and the output of the circuit (3) is connected to one input (] d3), the third terminal of the logic circuit (D3) whose output is connected to the third output (X3) wiring or alternatively it consists of one or more additional inputs, where the next input (SN_i) is connected to the next output (XN_i) through another input logic circuit (Cn-J and through another terminal logic circuit (Dm-J connected in cascade) so that one input (¼ ^) of another input logic circuit (CN_i) is connected to another 1 input (SN_J wiring), and the output of this other circuit (C N _!) is connected to one input ( 1 »d N _ 1 ) of another terminal logic circuit (D n _i), whose output is connected to the next output (X N -i) of the wiring, and the next in order input (S N ) is connected to the next in order output (X N ) through the next in order input logic circuit (C N ) and over VYNALEZU další v pořadí koncový logický obvod (DN) spojené v kaskádě za sebou tak, že jeden vstup (xcN) dalšího v pořadí vstupního logického obvodu (CN) je spojen s dalším v pořadí vstupem (SN) zapojení, a výstup tohoto dalšího v pořadí obvodu (CN) je spojen š jedním vstupem (xdN) dalšího v pořadí 'koncového logického obvodu ι(ΟΝ], jehož výstup je spojen s dalším v pořadí výstupem (XN) zapojení, kteréžto logické obvody jsou dále propojeny tak, že druhý vstup (2ci) jednoho vstupního logického obvodu (Cl je spojen s druhým vstupem (S2) zapojení a druhý vstup (2di) jednoho koncového logického obvodu (Dl) je spojen s druhým výstupem (X2) zapojení, druhý vstup (2cz) druhého· vstupního logického obvodu (C2) je spojen s třetím vstupem (Ss) zapojení, a druhý vstup (2dz) druhého koncového logického obvodu (D2) je spojen s třetím výstupem (X3) zapojení, popřípadě druhý vstup (2cn_i) dalšího vstupního logického obvodu (CN-i) je spojen s dalším v pořadí vstupem (SN) zapojení, a druhý vstup (2dN_1) dalšího' koncového logického obvodu (Dn_,) je spojen s dalším v pořadí výstupem (XN) zapojení.INVENT the next in sequence a terminal logic circuit (D N ) connected in a cascade so that one input ( x cN) of another in the logic input circuit (CN) is connected to another in the input (SN) of the wiring, and the output of that other in the order of the circuit (CN) is connected to one input ( x dN) of the next in the order of the end logic circuit ι (konc Ν ], the output of which is connected to the next in the order of output (X N ) of wiring. that the second input ( 2 ci) of one input logic circuit (C1 is connected to the second wiring input (S2) and the second input ( 2 di) of one terminal logic circuit (D1) is connected to the second wiring output (X2), the second input ( The second input logic circuit (C2) is connected to the third wiring input (Ss), and the second input ( 2 dz) of the second terminal logic circuit (D2) is connected to the third wiring output (X3) or the second input ( 2) cn_i) another inc upního logic circuit (Cn-i) is connected to the further input order (SN) circuit, and a second input (2 dN_ 1) of the other 'end of the logic circuit (D n _,) is connected with another in an output order (X N) connection. 2. Zapojení podle hodu 1, vyznačené tím, že druhý vstup (2ci) jednoho vstupního logického obvodu (Ci) je spojen s druhým· vstupem (S2) zapojení přes druhý pomocný logický obvod (A2) tak, že vstup (a2) tohoto pomocného logického obvodu je spojen s druhým vstupem· (S2) zapojení, a výstup tohoto pomocného logického* obvodu (A2) je spojen s tímto druhým· vstupem (2ci) tohoto jednoho vstupního logického obvodu (Cl), druhý vstup (2C2) druhého vstupního logického obvodu (C2) je spojen s třetím vstupem (Sa) zapojení přes třetí pomocný logický obvod (A3) tak, že vstup (a3) tohoto pomocného logického obvodu je spojen s třetím vstupem (S3) zapojení, a výstup tohoto pomocného logického obvodu (As) je spojen s tímto druhým vstupem (2C2) tohoto druhého vstupního logického obvodu (C2), popřípadě druhý vstup (2cN_t) dalšího vstupního logického obvodu (CN_i) je spojen s dalším v pořadí vstupem (SNj za204154 pojení přes další v pořadí pomocný logický obvod (AN) tak, že vstup (aNj tohoto pomocného logického obvodu je spojen s dalším v pořadí vstupem (SN) zapojení, a výstup tohoto pomocného logického obvodu (An) je spojen s tímto druhým vstupem (2cN-i) tohoto dalšího vstupního logického obvodu (CN_ij.Wiring according to Claim 1, characterized in that the second input ( 2 ci) of one input logic circuit (Ci) is connected to the second wiring input (S2) via the second auxiliary logic circuit (A2) so that the input (a2) of this the auxiliary logic circuit is coupled to the second wiring input (S2), and the output of this auxiliary logic circuit (A2) is coupled to the second · input ( 2 ci) of this one input logic circuit (Cl), the second input ( 2 C2) the second input logic circuit (C2) is connected to the third wiring input (Sa) via the third auxiliary logic circuit (A3) so that the input (a3) of this auxiliary logic circuit is connected to the third wiring input (S3), and the output of this auxiliary logic circuit (As) is connected to this second input ( 2 C2) of this second input logic circuit (C2), or the second input ( 2 c N _ t ) of another input logic circuit (C N _i) is connected to another in order of input ( S N j za204154 bonding ex the next Auxiliary Logic Circuit (A N ) so that the input (and N j of this Auxiliary Logic Circuit is connected to the next in order of input (S N ) wiring, and the output of this Auxiliary Logic Circuit (A n ) is associated with this a second inlet (2 N -i c) of the further input of the logic circuit (C, N _ij. 3. Zapojení podle bodu 1, vyznačené tím, že druhý vstup (2dij jednoho koncového logického obvodu (Di ] je spojen s druhým výstupem (Xž) zapojení přes druhý časový člen (T2) tak, že vstup (tz] tohoto časovéhočlenu je spojen s druhým výstupem (X2) zapojení, a výstup tohoto časového členu (Tz) je spojen s tímto1 druhým vstupem (2di) tohoto jednoho koncového logického obvodu (Di), druhý vstup (2d2j druhého koncového logického obvodu (D2) je spojen s třetím výstupem (X3). zapojení pres třetí časový člen (T3) tak, že vstup (ts) tohoto časového' členu je spojen s třetím výstupem (X3) zapojení, a výstup tohoto časového členu (T3) je spojen s tímto druhým vstupem (2da) tohoto druhého koncového logického obvodu (Dz), popřípadě druhý vstup (2dN_1j dalšího koncového logického obvodu (Dn_J je spojen s dalším v pořadí výstupem (XN) zapojení přes další v pořadí časový člen (TNj tak, že vstup (tN) tohoto časového členu je spojen s dalším v pořadí výstupem (XNJ zapojení, a výstup tohoto časového členu (TN) je spojen s tímto druhým vstupem (2dN__J tohoto dalšíhokoncového logického obvodu (Dn.J.Wiring according to claim 1, characterized in that the second input ( 2 dij of one terminal logic circuit (Di) is connected to the second wiring output (Xz) via the second time element (T2) so that the input (tz) of this time element is connected with a second output (X2) of the wiring, and the output of this timing element (Tz) is connected to this 1 second input ( 2 di) of this one terminal logic circuit (D1), the second input ( 2 d2j of the second terminal logic circuit (D2) is connected wiring via the third timing element (T3) so that the input (ts) of this timing element is connected to the third wiring output (X3), and the output of this timing element (T3) is connected to this second input ( 2 da) of this second terminal logic (Dz) or second input ( 2 dN_1j of another terminal logic (Dn_J) is connected to the next in order of output (XN) of the wiring via the next in time sequence (TNj) such that input (tN) ) of this no the timing element is coupled to the next in order of output (XNJ wiring), and the output of this timing element (TN) is coupled to this second input ( 2 dN__J of this next logic circuit (Dn.J.). 3 listy výkresů3 sheets of drawings
CS415177A 1977-06-23 1977-06-23 Connection for releasing the passage of signals CS204154B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS415177A CS204154B1 (en) 1977-06-23 1977-06-23 Connection for releasing the passage of signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS415177A CS204154B1 (en) 1977-06-23 1977-06-23 Connection for releasing the passage of signals

Publications (1)

Publication Number Publication Date
CS204154B1 true CS204154B1 (en) 1981-03-31

Family

ID=5383603

Family Applications (1)

Application Number Title Priority Date Filing Date
CS415177A CS204154B1 (en) 1977-06-23 1977-06-23 Connection for releasing the passage of signals

Country Status (1)

Country Link
CS (1) CS204154B1 (en)

Similar Documents

Publication Publication Date Title
US5285153A (en) Apparatus for facilitating scan testing of asynchronous logic circuitry
US5329179A (en) Arrangement for parallel programming of in-system programmable IC logical devices
US4339819A (en) Programmable sequence generator for in-circuit digital testing
US5336951A (en) Structure and method for multiplexing pins for in-system programming
EP0576595B1 (en) Transmission gate series multiplexer
KR890009092A (en) Programmable Logic Devices
US4156288A (en) Asynchronous shift register with turnpike feature
US4879718A (en) Scan data path coupling
US3624372A (en) Checking and fault-indicating arrangements
NL8901533A (en) PROGRAMMABLE CHAIN FOR SEQUENTIAL CODE RECOGNITION.
US6700825B1 (en) Implementation of a multi-dimensional, low latency, first-in first-out (FIFO) buffer
CS204154B1 (en) Connection for releasing the passage of signals
CS255277B1 (en) Engaged in signal release
SU1397934A1 (en) Device for combination searching
CS214472B1 (en) Wiring for combined digital machine state setting
SU781848A1 (en) Integrating device
EP0292116A2 (en) Test system for vlsi circuits
SU1254501A1 (en) Device for simulating node of graph
KR0123056Y1 (en) Test mode control circuit of ic chip
PL113683B1 (en) Information flow branching system
SU1569963A2 (en) Device for checking sequence of pulse signal alternation
SU788378A1 (en) Device for checking "1 from n" code
RU2030107C1 (en) Paraphase converter
SU898409A1 (en) Pulse distributor
JPS5583944A (en) Diagnosis system for logic device