CS255277B1

CS255277B1 - Engaged in signal release

Info

Publication number: CS255277B1
Application number: CS285085A
Authority: CS
Inventors: Karel Bocek; Stanislav Feber; Vladislav Kuczera; Ervin Tomanek
Original assignee: Karel Bocek; Stanislav Feber; Vladislav Kuczera; Ervin Tomanek
Priority date: 1985-04-18
Filing date: 1985-04-18
Publication date: 1988-02-15

Abstract

Zapojení je určeno k uvolňování toku signálů v soustavách automatického řízení. Skládá se ze signálních vedení, z nichž každé se skládá z hradla, z čítače impulsů a skládá se z pamětového členu. Impulsní vstup (S) je spojen se vstupy (lhl až IhN) hradel (Hl až HN), výstupy hradel (Hl až HN) jsou spojeny s impulsními vstupy (lcl až lcN) ČitaČů (Cl až CN), a výstupy čítačů (Cl až CN) jsou spojeny s výstupy (XI až XN) zapojení přes časové členy (TI až TN). Výstupy (XI až XN) zapojení jsou spojeny s mazacími vstupy (ml až mN) pamětového členu (Μ), a výstupy (Ml až MN) pamětového členu (M) jsou spojeny s řídicími vstupy (2hl až 2hN) hradel (Hl až HN). Zapojení se uplatňuje tam, kde se vyžaduje programové uvolňování toku signálů dle posloupnosti řídicího signálu.The circuit is intended for releasing the flow of signals in automatic control systems. It consists of signal lines, each of which consists of a gate, a pulse counter and consists of a memory element. The pulse input (S) is connected to the inputs (lhl to IhN) of the gates (Hl to HN), the outputs of the gates (Hl to HN) are connected to the pulse inputs (lcl to lcN) of the counters (Cl to CN), and the outputs of the counters (Cl to CN) are connected to the outputs (XI to XN) of the circuit via the timers (TI to TN). The outputs (XI to XN) of the circuit are connected to the erase inputs (ml to mN) of the memory element (Μ), and the outputs (Ml to MN) of the memory element (M) are connected to the control inputs (2hl to 2hN) of the gates (Hl to HN). The connection is used where programmatic release of the signal flow is required according to the sequence of the control signal.

Description

Vynález se týká zapojení k uvolňování toku signálů v soustavách automatického a zejména jednoúčelového řízení a řeší zcela zvláštní případ uvolňování impulsního signálu na výstupy dosahovaný pouhou logickou volbou pořadí výstupů.The invention relates to a circuit for enabling the flow of signals in automatic and, in particular, dedicated control systems, and addresses a very special case of releasing a pulse signal to the outputs achieved by merely logically selecting the order of the outputs.

Jsou známa zapojení k uvolňování toku signálů složená z hradel, čítačů impulsů a pamětových obvodů, například k měření diference počtu impulsů, četnosti impulsů apod.Connections are known to release the signal flow consisting of gates, pulse counters and memory circuits, for example, to measure the difference in the number of pulses, the frequency of pulses, and the like.

Známá zapojení na bázi elementárních logických obvodů neřeší přesné určování délek časových intervalů uvolnění toku signálů na výstupy zapojení pružnou volbou výstupů.Known circuitry based on elementary logic circuits does not solve the exact determination of the lengths of the time intervals to release the signal flow to the circuit outputs by flexible selection of the outputs.

Tento požadavek řeší zapojení k uvolňování toku signálů podle vynálezu, složené ze signálních vedení, z nichž každé se skládá z hradla, z čítače impulsů, a složené z pamětového členu, jehož podstata spočívá v tom, že impulsní vstup je spojen s prvním až N-tým vstupem prvního až N-tého .hradla, přičemž výstup prvního až N-tého hradla je spojen s prvním až N-tým vstupem prvního áž N-tého čítače, jehož výstup je spojen s prvním až N-tým výstupem prvního až N-tého signálního vedení, přičemž první až N-tý výstup prvního až N-tého signálního vedení je spojen s prvním až N-tým nastavovacím vstupem prvního až N-tého čítače a s prvním až N-tým vstupem pamětového členu, první až N-tý výstup pamětového členu je spojen s prvním až N-tým řídicím vstupem prvního až N-tého hradla.This requirement is addressed by a signal flow release circuit according to the invention, consisting of signal lines, each of which consists of a gate, a pulse counter, and a memory member, the essence of which is that the pulse input is connected to the first to N- the first to N th gate of the first to N th gate, the output of the first to N th gate being connected to the first to N th input of the first to th th counter, the output of which is connected to the first to N th output of the first to N th the first to Nth output of the first to N-th signal line is connected to the first to N-th setting input of the first to N-th counter and to the first to N-th memory member input, the first to N-th memory output is connected to the first to N-th control input of the first to N-th gate.

Výstup prvního až N-tého čítače je spojen s prvním až N-tým výstupem zapojení přes první až N-tý časový člen tak, že výstup prvního až N-tého čítače je spojen se vstupem prvního až N-tého časového členu, a výstup prvního až N-tého časového členu je spojen s prvním až N-tým výstupem zapojení.The output of the first to N th counter is coupled to the first to N th output of the wiring via the first to N th time element such that the output of the first to N th counter is coupled to the input of the first to N th time element, and the output of the first Up to N th timing is coupled to the first up to N th wiring output.

Předností zapojení k uvolňování toku signálů podle vynálezu je přesné určováni délek časových intervalů uvolnění toku signálů z jednoho vstupu na výstupy zapojení, dosahované logickými signály volby jednotlivých výstupů a volby délek časových intervalů.The advantage of the wiring to release the signal stream according to the invention is to accurately determine the lengths of the wavelengths to release the signal stream from one input to the wiring outputs, achieved by the logic signals of the individual output selection and the time interval selection.

Zapojení k uvolňování toku signálů podle vynálezu je v příkladném provedeni znázorněno na přiloženém výkrese. Na obr. 1 je impulsní vstup S spojen se vstupem lhl prvního hradla Hl, se vstupem lh2 druhého hradla H2, se vstupem IhN N-tého hradla HN. Výstup prvního hradla Hl je spojen s impulsním vstupem lei prvního čítače Cl, jehož výstup je spojen sprvním výstupem zapojení XI přes první časový člen TI tak, že je spojen se vstupem tl prvního časového členu TI, a výstup prvního časového členu Tl je spojen s prvním výstupem zapojení Xl.The circuit according to the invention is shown in the accompanying drawing in an exemplary embodiment. In Fig. 1, the pulse input S is connected to the input lh1 of the first gate H1, to the input lh2 of the second gate H2, to the input IhN of the N th gate HN. The output of the first gate H1 is coupled to the pulse input lei of the first counter C1, the output of which is coupled to the first output of the wiring XI through the first time member T1 so that it is connected to the input t1 of the first time member T1. output Xl.

Výstup druhého hradla H2 je spojen s impulsním vstupem lc2 druhého čítače C2, jehož výstup je spojen s druhým výstupem zapojení X2 přes druhý časový člen T2 tak, že je spojen se vstupem t2 druhého časového členu T2, a výstup druhého časového členu T2 je spojen s druhým výstupem zapojení X2, až výstup N-tého hradla HN je spojen s impulsním vstupem lcN N-tého čítače CN, jehož výstup je spojen s N-tým výstupem zapojení XN přes N-tým časový člen TN tak, že je spojen se vstupem tN N-tého časového členu TN, a výstup N-tého časového členu TN je spojen s N-tým výstupem zapojení XN.The output of the second gate H2 is connected to the pulse input lc2 of the second counter C2, the output of which is connected to the second output of the wiring X2 via the second time member T2 so that it is connected to the input t2 of the second time member T2. the second output of the X2 connection until the output of the N th gate HN is connected to the pulse input lcN of the N th counter CN, whose output is connected to the N th output of the XN wiring via the N th timing TN so that it is connected to the input tN The N th clock term TN, and the output of the N th clock element TN is coupled to the N th clock output XN.

První výstup zapojení XI je spojen s nastavovacím vstupem 2cl prvního čítače Cl a s prvním mazacím vstupem ml pamětového členu M, druhý výstup zapojení X2 je spojen s nastavovacím vstupem 2c2 druhého čítače C2 a s druhým mazacím vstupem m2 pamětového členu M, až N-tý výstup zapojení XN je spojen s nastavovacím vstupem 2cN N-tého čítače CN a s N-tým mazacím vstupem mN pamětového členu M. První výstup Ml pamětového členu M je spojen s řídicím vstupem 2hl prvního hradla Hl, druhý výstup M2 pamětového členu M je spojen s řídicím vstupem 2h2 druhého hradla H2, až N-tý výstup MN pamětového členu M je spojen s řídicím vstupem 2hN N-tého hradla HN.The first wiring output XI is connected to the setting input 2c1 of the first counter C1 and the first erasing input ml of the memory member M, the second wiring output X2 is connected to the setting input 2c2 of the second counter C2 and the second erasing input m2 of the memory member M to the nth wiring output The XN is coupled to the 2cN setting input of the Nth counter CN and the nth lubrication input mN of the memory member M. The first output M1 of the memory member M is connected to the control input 2h of the first gate H1, the second output M2 of the memory member M is connected to the control input. 2h2 of the second gate H2, until the Nth output MN of the memory member M is coupled to the control input 2hN of the Nth gate HN.

První čítač cl má předvolbu AI a nulovací vstup ocl, druhý čítač C2 má předvolbu A2 a nulovací vstup oc2, až N-tý čítač CN má předvolbu AN a nulovací vstup ocN.The first counter C1 has a preset A1 and a reset input oc1, the second counter C2 has a preset A2 and a reset input oc2 until the Nth counter CN has a preset AN and the reset input ocN.

Pamětový člen M má nastavovací vstup πιο, první záznamový vstup zl, druhý záznamový vstup z2, až N-tý záznamový, vstup zN.The memory member M has a set input πιο, a first recording input z1, a second recording input z2, up to an N th recording input zN.

Funkce zapojení k uvolňování toku signálů podle vynálezu je taková, že ve výchozím stavu je na každém výstupu Ml, M2, ..., MN pamětového členu M nulový signál, a každé hradlo H1, H2, ..., HN je uzavřeno. Přivedením signálu na některý záznamový vstup, například první záznamový vstup zl pamětového členu M se vybudí na prvním výstupu Ml tohoto pamětového členu M signál, který otevírá první hradlo H1.The function of the circuit for releasing the signal stream according to the invention is such that, by default, at each output M1, M2, ..., MN of the memory member M there is a zero signal, and each gate H1, H2, ..., HN is closed. By applying a signal to one of the recording inputs, for example the first recording input z of the memory member M, a signal is opened at the first output M1 of the memory member M which opens the first gate H1.

Impulsy z impulsního vstupu zapojení S přecházejí na impulsní vstup lcl prvního čítače Cl, a po načítání do stavu odpovídajícího předvolbě AI vzniká na výstupu tohoto prvního čítače Cl signál, který vybudí na výstupu prvního časového členu TI a tedy i na prvním výstupu zapojení XI časový signál. Tento časový signál přechází zároveň na první mazací vstup ml pamětového členu M a vymazává 'signál na prvním výstupu Ml tohoto pamětového členu M, čímž se první hradlo H1 uzavírá, a přechází dále na nastavovací vstup 2cl prvního čítače Cl, čímž se tento první čítač Cl například vynuluje, anebo nastaví do stavu shodného s předvolbou AI.The pulses from the pulse input S are switched to the pulse input lcl of the first counter C1, and upon reading into the state corresponding to the preselection AI, a signal is generated at the output of this first counter C1 which generates a time signal . This time signal simultaneously passes to the first erase input ml of the memory member M and clears the signal at the first output M1 of the memory member M, thereby closing the first gate H1, and passes further to the setting input 2cl of the first counter C1, thereby for example, it resets or sets it to the same state as the AI preset.

Obdobně přivedením signálu například na druhý záznamový vstup z2 pamětového členu M se vybudí na druhém výstupu M2 tohoto pamětového členu M signál, který otevírá druhé hradlo H2. Impulsy u Impulsního vstupu zapojení S přecházejí na impulsní vstup lc2 druhého čítače C2, a po načítání do stavu odpovídajícího předvolbě A2 vzniká na výstupu tohoto druhého čítače C2 signál, který vybudí na výstupu druhého časového členu T2 a tedy i na druhém výstupu zapojení X2 časový signál.Similarly, by applying a signal to, for example, the second recording input z2 of the memory member M, a signal is opened at the second output M2 of the memory member M which opens the second gate H2. The pulses of the pulse input S are switched to pulse input lc2 of the second counter C2, and upon reading into the state corresponding to the preselection A2, the output of this second counter C2 generates a signal which drives the timing output T2 and thus the second output X2 .

Tento časový signál přechází zároveň na druhý mazací vstup m2 pamětového členu M a vymazává signál na druhém výstupu M2 tohoto pamětového členu M, čímž se druhé hradlo H2 uzavírá, a přechází dále na nastavovací vstup 2c2 druhého čítače C2, čímž se tento druhý čítač C2 například vynuluje, anebo nastaví do stavu shodného s předvolbou A2This time signal simultaneously passes to the second erase input m2 of the memory member M and clears the signal at the second output M2 of the memory member M, thereby closing the second gate H2, and passes to the setting input 2c2 of the second counter C2, thereby resets or sets to the same state as A2

Zvláštní případ nastane pro N=2, a při takovém spojení záznafnových a mazacích vstupů pamětového členu M, že první záznamový vstup zl je spojen s druhým mazacím vstupem m2, a druhý záznamový vstup z2 je spojen sprvním mazacím vstupem ml. Pamětový člen M se redukuje do klopného obvodu, a časový signál na prvním výstupu zapojeni XI překlopí tento klopný obvod tak, že po předchozím stavu signálů na výstupech Ml, M2 vyjádřeném logickými signály 1, 0 vzniká opačný stav, vyjádřený logickými signály 0, 1, čímž se otvírá druhé hradlo H2 a tok signálů se střídavě opakuje.A special case occurs for N = 2, and in such a connection of the recording and erasing inputs of the memory member M, the first recording input z1 is connected to the second erasing input m2, and the second recording input z2 is connected to the first erasing input ml. The memory member M is reduced to the flip-flop, and the timing signal at the first output of the wiring XI flips the flip-flop so that after the previous state of the signals M1, M2 expressed by logic signals 1,0, thereby opening the second gate H2 and the signal flow is repeated alternately.

Nastavovací vstup mo pamětového členu M umožňuje pomocí logického signálu nastavení tohoto pamětového členu do předem zvoleného stavu, například vymazání signálů na všech výstupech, na zvoleném výstupu, podle zvoleného pořadí výstupů apod.The setting input mo of the memory member M enables, by means of a logic signal, the memory member to be set to a preselected state, for example, deleting the signals on all outputs, on the selected output, according to the selected order of the outputs, etc.

Nulovací vstupy ocl, oc2, ..., ocN umožňují pomocí logických signál nastavení těchto čítačů do předem zvoleného například vynulovaného stavu, komplementárního stavu apod.The reset inputs oc1, oc2, ..., ocN allow, by means of logic signals, to set these counters to a preselected, for example, a reset state, a complement state, and the like.

Výsledná funkce je taková, že na výstupech zapojení vznikají signály v časových intervalech přesné délky rovné násobku impulsního signálu na impulsním vstupu, anebo signály po předem odpočítaném počtu kroků apod.The resulting function is such that the wiring outputs produce signals at intervals of exact length equal to a multiple of the pulse signal on the pulse input, or signals after a pre-counted number of steps, etc.

Další uplatnění zapojení podle vynálezu záleží ve spojení záznamových vstupů zl, , ··>Another application of the circuit according to the invention depends on the connection of the recording inputs z1,, ··

zN pamětového členu M s výstupy přídavného logického členu pro volbu pořadí, například s výstupy logického členu určujícího volbu v pořadí podle času apod.zN of the memory member M with the outputs of the additional logic to select the order, for example, the outputs of the logic to determine the choice in time order, and the like.

Časové signály na výstupech zapojení se využívají k řízení posloupnosti mechanických úkonů, výrobních operací, generování řídicích signálů ve složitých logických soustavách apod.The timing signals at the wiring outputs are used to control the sequence of mechanical operations, manufacturing operations, control signal generation in complex logic systems, etc.

Claims

SUBJECT OF THE INVENTION

A wiring for releasing a signal stream, consisting of signal lines, each of which comprises a gate, a pulse counter, and a memory member, characterized in that the pulse input (S) is coupled to the first to Nth input. (lh1 to lhN) of the first to N th gate (H1 to HN), the output of the first to N th gate (1H to HN) being coupled to the first to N th input (lol to lcN) of the first to N th counter (C1 to CN), whose output is coupled to the first to Nth output of the first to Nth signal lines, the first to Nth output (XI to XN) of the first to Nth signal lines being coupled to the first to N -the setting input (2cl to 2cN) of the first to Nth counter (C1 to CN) and the first to Nth lubrication input (ml to mN) of the memory member (M), the first to Nth output (M1 to MN) the memory member (M) is coupled to the first to N-th control input (2hl to IhN) of the first to N-th blades (H1 to HN).

Wiring according to claim 1, characterized in that the output of the first to N th counter (C1 to CN) is connected to the first to N th wiring output (XI to XN) via the first N th timer (T1 to TO)