CS201738B1 - Zapojení obvodu pro vyrovnání skluzu asynchronních signálů - Google Patents

Zapojení obvodu pro vyrovnání skluzu asynchronních signálů Download PDF

Info

Publication number
CS201738B1
CS201738B1 CS475378A CS475378A CS201738B1 CS 201738 B1 CS201738 B1 CS 201738B1 CS 475378 A CS475378 A CS 475378A CS 475378 A CS475378 A CS 475378A CS 201738 B1 CS201738 B1 CS 201738B1
Authority
CS
Czechoslovakia
Prior art keywords
group
signal source
cyclic
output
signals
Prior art date
Application number
CS475378A
Other languages
English (en)
Inventor
Ivan Bartunek
Stanislav Drapal
Jan Kryska
Petr Stroner
Original Assignee
Ivan Bartunek
Stanislav Drapal
Jan Kryska
Petr Stroner
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ivan Bartunek, Stanislav Drapal, Jan Kryska, Petr Stroner filed Critical Ivan Bartunek
Priority to CS475378A priority Critical patent/CS201738B1/cs
Publication of CS201738B1 publication Critical patent/CS201738B1/cs

Links

Landscapes

  • Logic Circuits (AREA)

Description

Vynález se týká zapojení obvodu pro vyrovnání skluzu asynchronních signálů s podmíněnou funkcí.
V mnoha aplikacích z oboru číslicové techniky se objevuje nutnost zajistit časově správnou spolupráci různých obvodů pracujících asynchronně, popřípadě generujících různá zpoždění. Mnohdy je žádoucí, aby část obvodů nebo signálů byla ve své činnosti nedotčena z hlediska časových značek, zatímco jiná část obvodů nebo signálů se musí přizpůsobovat různým synchronizačním podmínkám. Zároveň je třeba respektovat i ten případ, kdy se z obvodu řízeného časovými značkami stane v některé fázi činnosti obvod řídicí.
Řešení těchto vztahů musí být efektivní, z hlediska minimálních ztrát času potřebných pro synchronizaci daných obvodů. Dosud užívaná řešení užívají buď principu hradlování jednoho generátoru časových značek, který je hlavním zdrojem řídicích signálů, nebo principu posuvného registru s podmíněnými vazbami atd. Tyto způsoby řešení vyhoví tam, kde se buď nejedná o vícenásobné paralelní ovládání různých časově závislých obvodů, u kterých je hradlování centrálního Stoj? nsmsšnt, nslw tam, tsůe nepříliš složitý soubor vstupních podmínek umožňuje výstavbu řídicího posuvného registru s podmíněnými vazbami. Potíže vzniklé v případech, které neřeší známá zapojení odstraňuje zapojení obvodu pro vyrovnání skluzu asynchronních signálů s podmíněnou funkcí, které obsahuje zdroj cyklických signálů, vyhodnocovací obvod, zdroj podmiňovacích signálů, zdroj asynchronních signálů a hradla cyklických signálů podle vynálezu. Jeho podstata spočívá v tom, že skupinový výstup zdroje asynchronních signálů je spojen se třetím skupinovým vstupem vyhodnocovacího obvodu, jehož druhý skupinový vstup je spojen se skupinovým výstupem zdroje podmiňova,cích signálu. Skupinový vstup zdroje podmiňovacích signálů je spojen s druhým skupinovým výstupem zdroje. cyklických signálů. Prvý skupinový výstup zdroje cyklických signálů je spojen s prvým skupinovým vstupem hradla cyklických signálů a s prvým skupinovým vstupem vyhodnocovacího obvodu. Skupinový výstup vyhodnocovacího obvodu je spojen se druhým skupinovým vstupem hradla cyklických signálů, jehož skupinový výstup je spojen s prvým výstupem zapojení. Skupinový výstup cyklických signálů zdroje cyklických signálů je spojen se druhým výstupem zapojení.
Zapojení obvodu pro vyrovnání skluzu asynchronních signálů s podmíněnou funkcí je zvláště výhodné, protože jednoduchým způsobem umožňuje činnost systémů složených z obvodů s různou, popřípadě proměnnou dobou pracovního cyklu s ohledem na optimální využití času. V uvedeném zapojení je dodržena zásada vedoucího postavení základního zdroje cyklických signálů, které určují rytmus práce celého systému. Část výstupních signálů generovaných v základním zdroji cyklických signálů zůstává nedotčena výskytem různých podmínek a asynchronních signálů, které, se v systému vyskytují a je k dispozici pro časové řízení dalších obvodů systému. Další část výstupních signálů generovaných v základním zdroji cyklických signálů je využívána ke snímání vnějších synchronizačních podmínek a k vyhodnocování asynchronních signálů vyskytujících se v systému. Vnější podmínky, jakož i asynchronní signály nemusí mít povahu periodického děje. Podle předem určených vztahů jsou potom vyhodnocovacím obvodem zjištěny podmínky, za kterých mohou být cyklické signály uvolňovány nebo blokovány pro potřeby synchronizace.
Technické prostředky, jimiž je zapojení obvodu realizováno, jsou vesměs známé obvody číslicové techniky, a nejsou proto podrobně popsány. Zdroj 1 cyklických signálů je generátor skupiny časových značek, cyklicky se opakujících. Vyhodnocovací obvod 2 je kodér, složený z logických hradel a doplněný klopnými obvody. Zdroj 3 podmiňovacích signálů může být realizován jako kombinační obvod, který shromažďuje a zpracovává podmínky synchronizace. Zdrojem 4 asynchronních signálů jsou sekvenční obvody, které charakterizují funkci synchronizovaného zařízení. Hradlo 5 logických signálů představuje skupinu obvodů hradlující cyklické signály pro potřebu navazujících obvodů.
Jednotlivé části zapojení jsou podle vynálezu zapojeny takto: Skupinový výstup 17 zdroje 4 asynchronních signálů je spojen se třetím skupinovým vstupem 11 vyhodnocovacího obvodu 2. Druhý skupinový vstup 10 vyhodnocovacího obvodu 2 je spojen s druhým skupinovým vstupem 7 zdroje 1 cyklických signálů. Prvý skupinový výstup 8 zdroje 1 cyklických signálů je spojen s prvým skupinovým vstupem 12 hradla 5 cyklických signálů a s prvým skupinovým vstupem 9 vyhodnocovacího obvodu. Skupinový výstup 18 vyhodnocovacího obvodu 2 je spojen s druhým skupinovým vstupem 13 hradla 5 cyklických signálů. Skupinový výstup 14 hradla 5 cyklických signálů je spojen s prvým výstupem 19 zapojení. Skupinový výstup 6 cyklických signálů zdroje 1 cyklických signálů je spojen s druhým výstupem 20 zapojení.
Zapojení obvodu pro vyrovnání skluzu asynchronních signálů s podmíněnou funkcí, realizované podle vynálezu, zajišťuje časově správnou spolupráci obvodů s různými dobami pracovního cyklu. Využíváním různých synchronizačních podmínek se dosáhne toho, že některé signály generované zdrojem 1 cyklických signálů zůstávají synchronizačními podmínkami nedotčeny, zatímco jiné jsou na základě těchto podmínek hradlovány.
Zdroj 1 cyklických signálů generuje soubor cyklických signálů, z nichž některé jsou vedeny z jeho skupinového výstupu 6 na výstup 20 zapojení, kde jsou k dispozici pro potřeby obvodů zařízení, jehož je popsané zapojení součástí. Z výstupu 7 zdroje 1 cyklických signálů se odebírají časové signály pro snímání podmínek synchronizace, které jsou obsaženy ve zdroji 3 podmiňovacích signálů. Cyklické signály, které se odebírají z výstupu 8 zdroje 1 cyklických signálů se vedou na prvý skupinový vstup 9 vyhodnocovacího obvodu 2, kde slouží ke správnému časování funkce tohoto vyhodnocovacího obvodu 2. Funkce vyhodnocovacího obvodu 2 spočívá v tom, že porovnává asynchronní signály přiváděné na jeho třetí skupinový vstup 11 se synchronně snímanými podmínkami přiváděnými na jeho druhý skupinový vstup 10. Na základě porovnání signálů ma obou těchto vstupech 10, 11 vydá potom vyhodnocovací obvod 2 na svém skupinovém výstupu 18 ve správný časový okamžik signál k uvolnění nebo uzavření hradla 5 cyklických signálů přes jeho druhý skupinový vstup 13. Hradlo 5 cyklických signálů potom buď propustí nebo nepropustí cyklické signály ze svého skupinového vstupu 12 na svůj skupinový výstup 14 a dále na prvý výstup 19 zapojení. Odtud jsou takto hradlované cyklické signály k dispozici pro další obvody zařízení, jehož je popsané zapojení součástí.
Zapojení se uplatní v oblasti číslicové techniky v aplikacích, kde je nutno zajistit časově správnou spolupráci obvodů s různou dobou pracovního cyklu.

Claims (1)

  1. Zapojení obvodu pro vyrovnání skluzu asynchronních signálů s podmíněnou funkcí, který obsahuje zdroj cyklických signálů, vyhodnocovací obvod, zdroj podmiňovacích signálů, zdroj asynchronních signálů a hradlo cyklických signálů, vyznačující se tím, že skupinový výstup (17) zdroje (4) asynchronních signálů je spojen se třetím skupinovým vstupem (11) vyhodnocovacího obvodu (2), jehož druhý skupinový vstup (10) je spojen se skupinovým výstupem (16) zdroje (3) podmiňovacích signálů, jehož skupinový vstup (15) je spojen s druhým skupinovým výstupem (7) zdroje (1) cyklických signálů, jehož prvý skupinový výstup (8) je spojen s prvým skupinovým vstupem (12) hradla. (5) cyklických signálů a s prvým skupinovým vstupem (9) vyhodnocovacího obvodu (2), jehož skupinový výstup (18) je spojen se druhým skupinovým vstupem (13) hradla (5) cyklických sig3 nálů, jehož skupinový výstup (14) je spojen pem (6) cyklických signálů zdroje (1) cyklics prvým výstupem (19) zapojení, jehož druhý kých signálů, výstup (20) je spojen se skupinovým výstu-
CS475378A 1978-07-17 1978-07-17 Zapojení obvodu pro vyrovnání skluzu asynchronních signálů CS201738B1 (cs)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS475378A CS201738B1 (cs) 1978-07-17 1978-07-17 Zapojení obvodu pro vyrovnání skluzu asynchronních signálů

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS475378A CS201738B1 (cs) 1978-07-17 1978-07-17 Zapojení obvodu pro vyrovnání skluzu asynchronních signálů

Publications (1)

Publication Number Publication Date
CS201738B1 true CS201738B1 (cs) 1980-11-28

Family

ID=5390976

Family Applications (1)

Application Number Title Priority Date Filing Date
CS475378A CS201738B1 (cs) 1978-07-17 1978-07-17 Zapojení obvodu pro vyrovnání skluzu asynchronních signálů

Country Status (1)

Country Link
CS (1) CS201738B1 (cs)

Similar Documents

Publication Publication Date Title
GB1452077A (en) Logic circuit digital tachometer counter
US4295220A (en) Clock check circuits using delayed signals
CS201738B1 (cs) Zapojení obvodu pro vyrovnání skluzu asynchronních signálů
KR0134659B1 (ko) 고속화한 시험패턴 발생기
KR940001556B1 (ko) 디지탈신호처리장치
SE9501608L (sv) Fördröjningsanpassad klock- och datagenerator
US3117219A (en) Electrical circuit operation monitoring apparatus
SU361524A1 (ru) Распределитель импульсов
KR980700575A (ko) 주기발생장치
KR0178494B1 (ko) 클럭신호 조절기를 가진 비동기 리셋 신호 동기장치
KR840001223B1 (ko) 래치회로가 부착된 시프트 레지스터
SU533924A2 (ru) Многоканальное устройство дл ввода информации
JPS6413479A (en) Test system for integrated circuit
SU1406589A1 (ru) Устройство дл ввода информации
SU813395A1 (ru) Датчик времени
SU857890A1 (ru) Многоканальное устройство дл функционального контрол интегральных схем
SU853814A1 (ru) Устройство дл контрол распре-дЕлиТЕл иМпульСОВ
SU1765814A1 (ru) Устройство генерации временных меток
SU1672457A1 (ru) Узел контрол вычислительной системы
SU1758634A1 (ru) Программный управл ющий модуль с контролем
SU1195428A1 (ru) Устройство дл формировани серий импульсов
SU1534463A1 (ru) Устройство дл встроенного контрол блоков ЦВМ
SU970281A1 (ru) Логический пробник
SU1405066A2 (ru) Устройство дл сопр жени N датчиков с ЭВМ
SU840755A1 (ru) Устройство допускового контрол чАСТОТы