CS201649B1 - Connection of terminal processor - Google Patents

Description

Tyto nedostatky odstraňuje zapojeni terminálového procesoru podle vynálezu, jehož podstatou je, že vstup instrukci je připojen na první vstup multiplexoru, opatřeného vstupem Informaci periferii a vstupem stavových informaci periferii, přičemž výstup multiplexoru je spojen s prvním vstupem aritmeticko-logické jednotky, jejiž výstup je spojen se vstupem posuvného a vyrovnávacího registru, jehož výstupní sběrnice je spojena se vstupem střadače, s registrem řídicích stavů periferii, s registrem adres periferii, s klopným obvodem pro řízeni periferii, s klopným obvodem pro generováni synchronizačních impulsů výstupních dat, se vstupem zápisníkové paměti, se vstupem vyrovnávacího registru programového čítače, s nižší části programového čítače, s prvním vstupem vyšší části programového čítače, přičemž výstup střádače je připojen na datovou sběrnici spojenou se čtvrtým vstupem multiplexoru, výstupy nižší části a vyšši části programového čítače jsou spojeny s adresní sběrnici, na niž jsou připojeny výstupy.zápisníkové paměti, pátý vstup multiplexoru, druhý vstup aritmeticko-logické jednotky, která je oboustranně propojena s obvodem pro přenos.

Výhodné je též zapojeni upravené tak, že mezi adresní sběrnici a programový

201 649

201 049 čítač je zapojena druhá zápisníková panel.

Zapojeni podle vynálezu je výhodná tim, že 1 při značném zjednodušeni je ponorné rychlá. Unožňuje přesto také vSechny operace požadované pro zpracováni Internaci.

Jedno z nožných provedeni zapojeni podle vynálezu je znázorněno na výkrese, který představuje blokové schéna celého zapojeni.

Zapojeni je provedeno tak, že vstup 1 Instrukci je připojen na první vatup multiplaxoru 2/ opatřeného vstupe· 2 informaci periferii a vstupen 2 stavových Internaci periferii, přičemž výstup nultlplexoru & je spojen s prvním vstupen arltnetlekologické jednotky £, jejíž výstup je spojen se vstupen posuvného a vyrovnávacího registru Z, jehož výstupní sběrnice 22 je spojena se vstupen střadače 8/ a reg1střen 12 řídicích stavů periferii, s registre· U adres periferii, a klopný· obvode· 12 pro řízeni periferii, s klopný· obvoden 12 P^p° generováni synchronizačních ínpulsů výstupních dat, se vstupen zápisníkové panětl 2, se vstupen vyrovnávacího registru 18 programového čítače 2g. s nižší části 12 programového čítače 3.8. s prvnln vstupem vyšší části 12, programového čítače 28. přičemž výstup střadače 8 je připojen na datovou sběrnici ly spojenou se čtvrtýn vstupen multiplexoru í, výstupy nižší části 12 a vyšší části 12 programového čítače 21 jsou spojeny a adresní sběrnici 18, na niž jsou připojeny výstupy zápisníkové panětl 2* P^tý vstup multiplexoru 2/ druhý vstup arltnetlcko-loglcké jednotky 2/ která je oboustranně propojena a obvodem 2 pro přenos.

Hultlplexor 2 dále vstup 1 Instrukci, vstup 2 Informaci periferii a vstup 2 stavových Informaci periferii.

Datová sběrnice 1£ tvoři výstup 21 do panětl a výstup 21 do periferii. Výstupní sběrnice 22 Je připojena k registru IQ řídicích stavů periferii a výstupem 12, k registru U adres periferii s výstupem 21/ ke klopnénu obvodu 12 P^ro řízeni periferii s výstupem 21/ ^ke klopnénu obvodu 12 pro generováni synchronizačního Impulsu výstupních dat s výstupem 21 > na vstup zápisníkové paměti 2· Zápisníková panel 2 ⁸⁸ sklá dá například ze šestnácti registrů rozdělených do dvou skupin šestnáctibitové adresace na liché registry 201« 211/ 212/ 101/ til, tli, 211 · sudé registry 211/ ifilz tS2* 212/ 211/ 211/ 212Výhodné je též zapojeni upravené tek, že nez1 adresní sběrnici 18 programový čítač 21 J* zapojena druhá zápisníková panel 2i·

Zapojeni pracuje takto: Druh Informace zvolený nultlplexoren 2 ⁸⁸ přivádí na vatup ar1tnetIcko-loglcké jednotky 2/ na jejíž druhý vstup je přivedena infornace ze zápisníkové paměti 2 nebo programového čítače 21 · vyšší fáetl 12 čítače a nižší části 12 čítače a hodnota přenosu uložená v obvodu 8 pro přenos. Infornace zpracovaná podle zvolené funkce aritmet1cko-log1cké jednotky 2 Je přivedena na vstup posuvného registru Z, který slouží jako vyrovnávací registr paměti a jako posuvný registr zároveň pro pro vádénl rotaci. Výstup tohoto registru Z J⁸ výstupní sběrnici 21 rozveden na vstupy růz ných bloků zapojeni: střadsč 8/ zápisníkovou panel 2/ registr IQ řídicích stavů perlfe r11, registr U adres periferii, vyrovnávací registr 12, klopný obvod 12 pro řízeni pe r1fer11, klopný obvod 18 pro generováni synchronizačních Impulsů výstupních dat, programový čítač 21 ⁸ vyšší části 12 tohoto čítače a nižší části 12 tohoto čítače. Výstup datové sběrnice ]£ ze střadeče 8 ⁸ společný výstup adresové sběrnice 18 programového čítače 21 > vyšší části ϋ a a nižší části 12 a zápisníkové paměti 2 jsou přivedeny jako vstupní Informace na nultlplexor 2 společně s Informacemi za zdrojů z periferii do vstupu 2/ zdrojů stavových Informaci do vstupu 2/ ⁸⁸ zdroje Instrukci z klávesnice nebo paměti do vstupu 1 multiplexoru 2·

201 049

Zapojeni lze použit pro sběr, zpracováni a tříděni dat a zejména řízeni telekoaunikačnlch procesů a jiných.

Claims (2)

1. PŘEDMĚT VYNÁLEZU

   1. Zapojeni terminálového procesoru, vyznačuj 1d 'se tim, že vstup / 1 / instrukci je připojen na první vstup multiplexorů Z 4 Z, opatřeného vstupem / 2 Z Informaci periferii a vstupem / 3 / stavových Informaci periferii, přičemž výstup aultlplexoru Z 4 / je spojen s prvním vstupem ar1tmet1cko-log1cká jednotky Z 5 Z, jejíž výstup je spojen se vstupem posuvného a vyrovnávacího registru Z 7 Z, jehož výstupní sběrnice Z 24 Z je spojena se vstupem střadače Z 8 Z, s registrem Z 10 Z řídicích stavů periferii, s registrem Z 11 Z adres periferii, s klopným obvodem Z 15 Z pro řízeni periferii, s klopným obvodem Z 16 Z pro generováni synchronizačních impulsů výstupních dat, se vstupem zápisníková paměti Z 9 Z, se vstupem vyrovnávacího registru Z 12 Z programového čítače Z 28 Z, s nižší části Z 14 Z programového čítače Z 28 Z, s prvním vstupem vyšší části Z 13 Z programového čítače Z 28 Z, přičemž výstup střadače Z 8 Z je připojen na datovou sběrnici Z 17 Z spojenou se čtvrtým vstupem multiplexorů Z 4 Z, výstupy nižší části Z 14 Z a vyšší části Z 13 Z programového čítače Z 28 Z jsou spojeny s adresní sběrnici Z 18 Z, na niž jsou připojeny výstupy zápisníkové paměti Z 9 Z, pátý vstup multiplexorů Z 4 Z, druhý vstup ar1tmet1cko-logické jednotky Z 5 Z, která je oboustranně propojena s obvodem Z 6 Z pro přenos.
2. 2. Zapojeni terminálového procesoru podle bodu 1, vyznačující se tím, že mezi adresní sběrnici Z 18 Za programový čitač Z 28 Z je zapojena druhá zápisníková pamě{

   Z 27 Z.