CS201557B1

CS201557B1 - Connection of the control unit of the microprocessor for the intelligent terminal

Info

Publication number: CS201557B1
Application number: CS315279A
Authority: CS
Inventors: Jaroslav Bures
Original assignee: Jaroslav Bures
Priority date: 1979-05-06
Filing date: 1979-05-06
Publication date: 1980-11-28

Description

Vynález se týká zapojení řídicí jednotky mikroprocesoru pro inteligentní terminál.The invention relates to the wiring of a microprocessor control unit for an intelligent terminal.

Řídicí jednotka mikroprocesoru je součástí mikroprocesorového systému, ve kterém zajišťuje řízení průběhu mikroprogramu tak, že určuje následující adresu v mikroprogramové paměti, ze které bude v dalším cyklu mikroprocesoru čtena mikroinstrukce.The microprocessor control unit is part of a microprocessor system in which it controls the microprogram process by determining the next address in the microprogram memory from which the microprocessor will be read in the next microprocessor cycle.

Dosud známé řídicí jednotky mikroprocesoru používají v podstatě dvou způsobů při řízení mikroprogramu. První spočívá v tom, že adresa následující mikroinstrukce je obsažena ve čtené mikroinstrukci a při podmíněném větvení mikroprogramu se modifikuje určitý bit nebo skupiny bitů čtené adresy, takže se do .této části adresy vnutí jiná adresa. Tento způsob má nevýhodu v tom, že podmíněné větvení je možné provádět jen v určitých oblastech paměti , pokud má být dosaženo únosné míry složitosti řídicí jednotky mikroprocesoru. Druhý způsob je založen na použití čítače programových kroků mikroprocesoru, přičemž adresa následující mikroinstrukce není obsažena ve čtené mikroinstrukci, ale je obsažena v tomto čítači. V tomto případě se při podmíněném větvení mikroprogramu modifikuje způsob ovládání čítače například tak, že se jeden nebo více mikroinstrukcí přeskočí. Tento druhý způsob má nevýhodu v tom, že vyžaduje jednak složitý synchronní čítač pro všechny bity adresy, jednak dodržení pevné posloupnosti adres mikroprogramu, která je dána způsobem ovládání čítače.The prior art microprocessor control units use essentially two methods to control the microprogram. The first is that the address of the next microinstruction is contained in the read microinstruction, and upon conditional branching of the microprogram, a particular bit or groups of bits of the read address are modified so that another address is forced into this part of the address. This method has the disadvantage that conditional branching can only be performed in certain areas of memory if the tolerable degree of complexity of the microprocessor control unit is to be achieved. The second method is based on the use of a microprocessor program step counter, wherein the address of the next micro-instruction is not included in the read micro-instruction, but is contained in that counter. In this case, the conditional branching of the microprogram modifies the method of operating the counter, for example, by skipping one or more microinstructions. This second method has the disadvantage that it requires both a complicated synchronous counter for all address bits and the maintenance of a fixed sequence of microprogram addresses given by the counter control method.

Uvedené nevýhody odstraňuje zapojení řídicí jednotky mikroprocesoru pro inteligentní terminál podle vynálezu, jehož podstatou je, že skupina prvního až osmého datového vstupu prvního šestnáctikanálového multiplexoru tvoří současně skupinu prvního až osmého vstupu zapojení, devátý datový vstup prvního šestnáctikanálového multiplexoru je připojen na vstup šestého invertoru, na druhý vstup prvního třívstupového obvodu typu negace logického součinu, na první vstup třetího třívstupového· obvodu typu negace logického součinu, na pátý vstup druhého pětivstupového obvodu typu negace logického součinu, na čtvrtý vstup druhého čtyřvstupového součtově součinového hradla, na první vstup druhého dvouvstupového obvodu typu negace logického součinu a tvoří současně devátý vstup zapojení, desátý datový vstup prvního šestnáctikanálového multiplexoru je připojen na vstup sedmého invertoru a tvoří současně desátý vstup zapojení, kdežto jeho jedenáctý datový vstup tvoří stíučasně jedenáctý vstup zapojení a jeho dvanáctý vstup je připojen na čtvrtý vstup prvního čtyřvstupového součtově sou201557 cínového hradla, na vstup osmého invertoru, na třetí vstup pátého čtyřvstupového součtově součinového hradla a tvoří současně dvanáctý vstup zapojení, třináctý datový vstup prvního šestnáctikanálového multiplexoru je připojen na druhý vstup prvního čtyřvstupového součtově součinového hradla, na vstup devátého invertoru, na třetí vstup šestého čtyřvstupového součtově součinového hradla a tvoří současně třináctý vstup zapojení, kdežto jeho čtrnáctý datový vstup je připojen na vstup desátého invertůru, na druhý vstup druhého třívstupového obvodu typu negace logického součinu, na druhý vstup třetího třívstupového obvodu typu negace logického součinu, na třetí vstup sedmého čtyřvstupového součtově součinového hradla a tvoří současně čtrnáctý vstup zapojení, patnáctý datový vstup prvního šestnáctikanálového multiplexoru je připojen na vstup jedenáctého invertoru, na třetí vstup osmého čtyřvstupového součtově součinového hradla a tvoří současně patnáctý vstup zapojení, kdežto jeho šestnáctý datový vstup tvoří současně šestnáctý vstup zapojení, vstup prvního šestnáctikanálového multiplexoru pro první bit adresy je připojen na vstup druhého šestnáctikanálového mutliplexoru pro první bit adresy a tvoří současně sedmnáctý vstup zapojení, kdežto jeho vstup pro bit adresy je připojen na vstup druhého šestnáctikanálového multiplexoru pro druhý bit adresy a tvoří současně osmnáctý vstup zapojení, vstup prvního šestnáctikanálového multiplexoru pro třetí bit adresy je připojen na vstup druhého šestnáctikanálového multiplexoru pro třetí bit adresy a tvoří současně devatenáctý vstup zapojení, kdežto jeho vstup pro čtvrtý bit adresy je připojen na vstup druhého šestnáctikanálového multiplexoru pro čtvrtý bit adresy a tvoří současně dvacátý vstup zapojení, vstup pro vybavení prvního šestnáetikanálového multiplexoru tvoří současně dvacátý první vstup zapojení, první datový vstup druhého šestnáctikanálového multiplexoru tvoří současně dvacátý třetí vstup zapojení, kdežto jeho druhý datový vstup tvoří současně dvacátý čtvrtý vstup zapojení a jeho třetí datový vstup je připojen na třetí vstup druhého čtyřvstupového součtově součinového hradla a tvoří současně dvacátý pátý vstup zapojení, čtvrtý datový vstup druhého šestríáctikanálového multiplexoru je připojen na pryní vstup druhého čtyřvstupového součtově součinového hradla a tvoří současně dvacátý šestý vstup zapojení, kdežto jeho pátý datový vstup je připojen přes první odpor na kladný pól zdroje elektrické energie a tvoří současně dvacátý sedmý vstup zapojení, šestý datový vstup druhého šestnáctikanálového multiplexoru je připojen přes druhý odpor na kladný pól zdroje elektrické energie a tvoří současně dvacátý osmý vstup zapojení, kdežto jeho sedmý datový vstup je připojen přes třetí odpor na kladný pól zdroje elektrické energie a tvoří současně dvacátý devátý vstup zapojení a jeho osmý datový vstup je připojen přes čtvrtý odpor na kladný pól zdroje elektrické energie a tvoří současně třicátý vstup zapojení, čtrnáctý datový vstup druhého šestnáctikanálového multiplexoru je připojen přes pátý odpor na kladný pól zdroje elektrické energie a tvoří současně třicátý první vstup zapojení, kdežto jeho patnáctý datový vstup tvoří současně třicátý druhý vstup zapojení a jeho šestnáctý datový vstup tvoří současně třicátý třetí vstup zapojení, vstup pro vybavení druhého šestnáctikanálového multiplexoru tvoří současně dvacátý druhý vstup zapojení, výstup prvního šestnáctikanálového multiplexoru je připojen na první vstup třetího dvouvstupového obvodu typu negace logického součinu, výstup druhého šestnáctikanálového multiplexoru je připojen na druhý vstup třetího dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na třetí vstup pátého třívstupového obvodu typu negace logického součinu a tvoří současně první výstup zapojení, první vstup pátého třívstupového obvodu typu negace logického součinu tvoří současně čtyřicátý třetí vstup zapojení, kdežto jeho druhý vstup je připojen na první vstup šestého třívstupového obvodu typu negace logického součinu, dále na vstup sedmnáctého invertoru, na první vstupy devátého, desátého a jedenáctého čtyřvstupového součtově součinového hradla a tvoří současně čtyřicátý čtvrtý vstup zapojení, výstup pátého třívstupového obvodu typu negace logického součinu je připojen na základní vstup desátého klopného obvodu typu D, jehož jedničkový výstup je připojen na vstup čtrnáctého invertoru, na druhý vstup pátého dvouvstupového obvodu typu negace logického součinu, na první vstupy třetího a čtvrtého čtyřvstupOvěho součtově součinového hradla a jehož hodinový vstup tvoří současně třicátý šěstý vstup zapojení, vstup prvrtího invertoru, jehož výstup je připojen na první vstup prvního čtyřvstupového součtově součinového hradla, tvoří současně třicátý devátý vstup zapojení, vstup druhého invertoru, jehož výstup je připojen na třetí vstup prvního čtyřvstupového součtově součinového hradla, na druhý vstup druhého dvouvstupového obvodu typu negace logického součinu, tvoří současně čtyřicátý vstup zapojení, výstup prvního čtyřvstupového součtově součinového hradla je připo-. jen na první vstup prvního třívstupového obvodu typu negace logického součinu a na vstup třetího invertoru, jehož výstup je připojen na druhý vstup prvního dvouvstupového obvodu typu negace logického součinu, třetí vstup druhého třívstupového obvodu typu negace logického součinu tvoří současně třicátý sedmý vstup zapojení, třetí vstup třetího třívstupového obvodu typu negace logického součinu tvoří současně třicátý osmý vstup zapojení, výstup šestého invertoru je připojen na první vstup prvního dvouvstupového obvodu typu negace logického součinu, na první vstup druhého třívstupového obvodu typu negace logického součinu a na druhý vstup druhého čtyřvstupového součtově součinového hradla, jehož výstup je připojen na vstup čtvrtého invertoru, jehož výstup je připojen na dvanáctý datový vstup druhého šestnáctikanálového multiplexoru, výstup sedmého invertoru je připojen na čtvrtý vstup druhého pětistupového obvodu typu negace logického součinu, výstup osmého invertoru je připojen na první vstup čtvrtého dvouvstupového obvodu typu negace logického součinu a na třetí vstup druhého pětistupového obvodu typu negace logického součinu, výstup devátého invertoru je připojen na první vstup čtvrtého třívstupového obvodu typu negace logického součinu, na druhý vstup druhého pětivstupového obvodu typu negace logického součinu a na druhý vstup čtvrtého dvouvstupového obvodu typu negace logického součinu, jehož výstup je připojen na třetí vstup prvního třívstupového obvodu typu negace logického součinu, výstup desátého invertoru je připojen na druhý vstup čtvrtého třívstupového obvodu typu negace logického součinu a na první vstup druhého pětivstupového obvodu typu negace logického součinu, jehož výstup je připojen na pátý vstup prvního pětivstupového obvodu typu negace logického součinu, výstup jedenáctého invertoru je připojen na třetí vstup čtvrtého třívstupového obvodu typu negace logického součinu, jehož výstup je připojen na třináctý datový vstup druhého šestnáctikanálového multiplexorů, výstup prvního dvouvstupového obvodu typu negace logického součinu je připojen na první vstup prvního pětivstupového obvodu typu negace logického součinu, výstup prvního třívstupového obvodu typu negace logického součinu je připojen na druhý vstup prvního pětivstupového obvodu typu negace logického součinu, výstup druhého třívstupového obvodu typu negace logického součinu je připojen na třetí vstup prvního pětivstupového obvodu typu negace logického součinu, výstup třetího třívstupového obvodu typu negace logického součinu je připojen na čtvrtý vstup prvního pětivstupového obvodu typu negace logického součinu, jehož výstup je připojen na jedenáctý datový vstup druhého šestnáctikanálového multiplexorů, výstup druhého dvouvstupového obvodu typu negace logického součinu je připojen ηε vstup pátého invertoru, jehož výstup je připojen na devátý datový vstup druhého šestnáctikanálového multiplexorů, vstup dvanáctého invertoru, jehož výstup je připojen na desátý datový vstup druhého šestnáctikanálového multiplexorů, tvoří současně čtyřicátý pátý vstup zapojení, druhý vstup šestého třívstupového obvodu typu negace logického součinu tvoří současně čtyřicátý první vstup zapojení, třetí vstup šestého třívstupového obvodu typu negace logického součinu tvoří současně čtyřicátý druhý vstup zapojení, výstup šestého třívstupového obvodu typu negace logického součinu je připojen na vstup šestnáctého invertoru a na první vstupy pátého· až osmého čtyřvstupového součtově součinového hradla, vstup třináctého invertoru tvoří současně třicátý čtvrtý vstup zapojení, výstup třináctého invertoru je připojen na nastavovací vstupy prvního až devátého· klopného obvodu typu D, výstup čtrnáctého invertoru je připojen, na čtvrté vstupy třetího až čtvrtého čtyřvstupového součtově součinového hradla, hodinové vstupy prvního a druhého· klopného obvodu typu D jsou připojeny na první vstup pátého dvouvstupového obvodu typu negace logického součinu a tvoří současně třicátý pátý vstup zapojení, výstup pátého dvouvstupového obvodu typu negace logického součinu je připojen na vstup patnáctého invertoru, jehož výstup je připojen na hodinové vstupy třetího až devátého klopného obvodu typu D, výstup šestnáctého invertoru je připojen na čtvrté vstupy pátého až osmého Čtyřvstupového součtově součinového hradla, výstup sedmnáctého invertoru je připojen na čtvrté vstupy- devátého až jedenáctého čtyřvstupového součtově součinového hradla, druhý vstup třetího čtyřvstupového součtově součinového hrad-, la tvoří současně čtyřicátý šestý vstup zapojení, druhý vstup čtvrtého čtyřvstupového součtově součinového hradla tvoří současně čtyřicátý sedmý vstup zapojení, druhý vstup pátého čtyřvstupového· součtově součinového hradla tvoří současně čtyřicátý osmý vstup zapojení, druhý vstup šestého čtyřvstupového součtově součinového hradla tvoří současně čtyřicátý devátý vstup zapojení, druhý vstup sedmého čtyřvstupového souptově součinového hradla tvoří současně padesátý vstup zapojení, druhý vstup osmého čtyřvstupového součtově součinového hradla tvoří současně padesátý první vstup zapojení, druhý vstup devátého čtyřvstupového součtově součinového hradla tvoří současně padesátý druhý vstup zapojení, druhý vstup desátého čtyřvstupového součtově součinového hradla tvoří současně padesátý třetí vstup zapojení, druhý vstup jedenáctého čtyřvstupového součtově součinového hradla tvoří současně padesátý čtvrtý vstup zapojení, výstup třetího čtyřvstupového součtově součinového hradla je připojen na základní vstup prvního klopného obvodu typu D, jehož nulový výstup je připojen na třetí vstup čtvrtého čtyřvstupového součtově součinového hradla a tvoří současně druhý výstup zapojení, výstup čtvrtého čtyřvstupového součtově součinového hradla je připojen na základní vstup druhého klopného obvodu typu D, jehož jedničkový výstup je připojen na třetí vstup třetího čtyřvstupového součtově součinového hradla a jehož nulový výstup tvoří současně třetí výstup zapojení, výstup pátého čtyřvstupového součtově součinového hradla je připojen na základní vstup třetího klopného obvodu typu D, jehož nulový výstup tvoří současně čtvrtý výstup zapojení·, výstup šestého· čtyřvstupového součtově součinového hradla je připojen na základní vstup čtvrtého klopného obvodu typu D, jehož nulový výstup tvoří současně pátý výstup zapojení, výstup sedmého čtyřvstupového součtově součinového hradla je připojen na základní vstup pátého klopného obvodu typu D, jehož nulový výstup tvoří současně šestý výstup zapojení, výstup osmého čtyřvstupového součtově součinového hradla je připojen na základní vstup šestého klopného obvodu typu D, jehož nulový výstup tvoří současně sedmý výstup zapojení, výstup devátého čtyřvstupového součtově součinového hradla je připojen na základní vstup sedmého klopného obvodu typu D, jehož nulový výstup je připojen na třetí vstup devátého čtyřvstupového součtově součinového hradla a tvoří současně osmý výstup zapojení, výstup desátého čtyřvstupového součtově součinového hradla je připojen na základní vstup osmého klopného obvodu typu D, jehož nulový výstup je připojen na třetí vstup desátého čtyřvstupového· součtově součinového hradla a tvoří současně devátý výstup zapojení, výstup jedenáctého čtyřvstupového sou₍ Čtově součinového hradla je připojen na základní vstup devátého klopného obvodu typu D, jehož nulový výstup je připojen na třetí vstup jedenáctého čtyřvstupového součtově součinového hradla a tvoří' současně desátý výstup zapojení.These disadvantages are overcome by the wiring of the microprocessor control unit for the intelligent terminal according to the invention, wherein the first to eighth data input group of the first 16-channel multiplexer forms the first to eighth wiring input group, the ninth data input of the first 16-channel multiplexer is connected to the sixth inverter input. second input of the first three-input logic product negation circuit, to the first input of the third three-input logic product negation circuit, to the fifth input of the second five-input logical product negation circuit, to the fourth input of the second four-input summation gate product, and the tenth data input of the first 16-channel multiplexer is connected to the input of the seventh inverter and the tenth input of the circuit, while its eleventh data input constitutes the 11th input of the circuit and its twelfth input is connected to the fourth input of the first four-input tin gate sum, the eighth inverter input, the third input of the fifth four-input sum gate and the thirteenth data input of the first 16-channel multiplexer is connected to the second input of the first four-input summation gate, to the ninth inverter input, to the third input of the sixth four-input summation gate, and forms the thirteenth wiring input while its fourteenth data input is connected to the second input of the second three-input circuit of the negation of the logical product, to the second input of the third three-input circuit of the negation of the logical product, to the third input of the seventh four-input The 16th data input of the first 16-channel multiplexer is connected to the 11th inverter input, to the third input of the eighth four-input summation gate, and simultaneously forms the 15th wiring input, while its 16th data input is the 16th wiring input, the first 16-channel multiplexer for the first address bit is connected to the input of the second 16-channel mutliplexer for the first address bit and simultaneously forms the seventeenth wiring input, while its address bit input is connected to the second 16-channel multiplexer input for the second address bit the first 16-channel multiplexer for the third bit of the address is connected to the input of the second 16-channel multiplexer for the third bit of the address and is simultaneously nineteen the wiring input, while its fourth bit address input is connected to the second 16-channel multiplexer input for the fourth address bit and is simultaneously the twenty wiring input, the first sixteen channel multiplexer input is simultaneously the twenty-first wiring input, the second data 16 second channel multiplexer is the twenty a third wiring input, while its second data input simultaneously forms the twenty-fourth wiring input and its third data input is connected to the third input of the second four-input summation gate and simultaneously forms the twenty-fifth wiring input, the fourth data input of the second 16 channel multiplexer is connected to the first input of the second of a four-input total product gate, and at the same time forms the twenty-sixth input of the wiring, while its fifth data input is connected via a first resistor to the positive pole the sixth data input of the second 16-channel multiplexer is connected via a second resistor to the positive pole of the power source and simultaneously forms the twenty-eighth input input, while its seventh data input is connected via a third resistor to the positive pole of the source and the eighth data input is connected through a fourth resistor to the positive pole of the power supply and simultaneously forms the thirty wiring input, the fourteenth data input of the second 16-channel multiplexer is connected through the fifth resistor to the positive pole of the power supply and it simultaneously forms the thirty-first wiring input, while its fifteenth data input simultaneously forms the thirty-second wiring input and its sixteenth data input simultaneously forms the thirty-third wiring input, the equipment input the second 16-channel multiplexer simultaneously forms the twenty-second wiring input, the output of the first 16-channel multiplexer is connected to the first input of the third two-input logic product negation circuit, the output of the second 16-channel multiplexer is connected to the second input of the third two-input logical product negation circuit the input of the fifth three-input logic product negation circuit and at the same time forms the first wiring output, the first input of the fifth three-input logic product negation circuit forms the 43th input at the same time, while its second input is connected to the first input of the sixth logical product negation input of the seventeenth inverter, to the first inputs of the ninth, tenth and eleventh four-sum total product gate and at the same time form the forty-quarter wiring input, output of the fifth three-input logic product negation circuit is connected to the basic input of the 10th type D flip-flop whose one output is connected to the fourteenth inverter input, to the second input of the fifth two-input logical product negation circuit, to the first inputs of the third and fourth the input of the first inverter, whose output is connected to the first input of the first 4-input summation gate, is also the 38th input of the second, the input of the second inverter, the output of which is connected to the third input of the first four-input sum product gate, the second input of the second two-input circuit of the negation of the logical product, is also the 40th input connection, the output of the first four-input sum product adla je pripo-. only the first input of the first three-input logic product negation circuit and the input of the third inverter whose output is connected to the second input of the first two-input logic product negation circuit, the third input of the second three-input logical product negation circuit is the 37th input, the third three-input logic product negation circuit simultaneously forms the 38th input, the sixth inverter output is connected to the first input of the first two-input logical product negation circuit, to the first input of the second three-input logical product negation circuit, and to the second input of the second four input whose output is connected to the input of the fourth inverter, whose output is connected to the twelfth data input of the second 16-channel multiplexer, the output of the seventh inverter is connected to the fourth input of the second o five-stage logic product negation circuit, the eighth inverter output is connected to the first input of the fourth two-input logic product negation circuit, and to the third input of the second five-stage logical product negation circuit, the ninth inverter output is connected to the first input of the fourth three-input logical product negation circuit , to the second input of the second five-input logic product negation circuit and to the second input of the fourth two-input logic product negation circuit whose output is connected to the third input of the first three-input logical product negation circuit, the tenth inverter output is connected to the second input of the fourth three-input circuit negation of the logical product and the first input of the second five-input circuit of the negation of the logical product whose output is connected to the fifth input of the first five-input circuit of the negation of the logical product, the output the inverter is connected to the third input of the fourth three-input logic product negation circuit, the output of which is connected to the thirteenth data input of the second 16-channel multiplexers, the output of the first two-input logic product negation circuit is connected to the first input of the first five input logic product negation circuit three-input logic product negation circuit is connected to the second input of the first five-input logic product negation circuit, the output of the second three-input logic product negation circuit is connected to the third input of the first five input logic product negation circuit, output of the third three-input logical product negation circuit is connected to the fourth input of the first 5-input logic product negation circuit, the output of which is connected to the eleventh data input of the second 16-channel multiplexer, the output of the second 2-input logic product negation circuit is connected ηε the input of the fifth inverter whose output is connected to the ninth data input of the second 16-channel multiplexer, the input of the twelfth inverter whose output is connected to the tenth data input of the second 16-channel multiplexer the second input of the sixth three-input logic product negation circuit simultaneously constitutes the forty-first wiring input, the third input of the sixth three-input logic product negation circuit forms simultaneously the forty-second wiring input, the output of the sixth three-input logic product negation circuit is connected to the sixteenth inverter input and first inputs fifth to eighth four-input total product gate, input of thirteenth inverter forms simultaneously thirty-fourth input of connection, output of thirteenth o the inverter is connected to the setting inputs of the first to ninth · D flip-flop circuits, the output of the fourteenth inverter is connected, to the fourth inputs of the third to fourth four-input sum gate products, the clock inputs of the first and second · D flip-flops are connected to the first input of the fifth two-input flip logic product negation circuit and it also forms the thirty-fifth input connection, output of the fifth two-input logic product negation circuit is connected to the input of the fifteenth inverter whose output is connected to clock inputs of the third to ninth flip-flop type D, the output of the sixteenth inverter is connected to the fourth inputs of the fifth to eighth four-input total product gate, output of the seventeenth inverter is connected to the fourth inputs - the ninth to eleventh four-input total product gate, the second input of the third four-input total of the product of the product, simultaneously constitutes the forty-sixth input of the connection, the second input of the fourth four-input sum product of the gate constitutes simultaneously the forty-seventh input of the connection, the second input of the fifth four-input 48th input wiring simultaneously, second input of seventh four-input soupt product gate simultaneously constitutes 50th wiring input, second input of eighth four-input sum product gate simultaneously forms fifty first wiring input, second input of ninth four-input sum product gate simultaneously forms fifty second wiring input, second input tenth The four-input total product gate simultaneously forms the fifty-third input of the circuit, the second input of the circuit The fourth four-input sum gate is simultaneously the fifty-fourth input input, the output of the third four-input sum gate is connected to the basic input of the first D-type flip-flop whose zero output is connected to the third input of the fourth four-input sum gate. the fourth four-input sum gate is connected to the basic input of the second D-type flip-flop whose one output is connected to the third input of the third four-input sum gate and the zero output is simultaneously the third wiring output, the fifth four-input sum gate is output the third flip-flop type D, whose zero output is simultaneously the fourth output of the connection ·, the output of the sixth · four-input total product the gate is connected to the basic input of the fourth flip-flop type D, whose zero output is simultaneously the fifth output of the wiring, the output of the seventh four-input cumulative gate is connected to the basic input of the fifth flip-flop type D, the four-input total product gate is connected to the basic input of the sixth flip-flop type D, whose zero output is simultaneously the seventh output wiring, the output of the ninth four-input total product gate is connected to the basic input of the seventh flip-flop type D, the zero output is connected to the third input of the ninth the output of the tenth four-input sum product gate is connected to the basic input of the eight-way D-type flip-flop The output is connected to the third input of the tenth four-input total product gateway and simultaneously forms the ninth output connection, the output of the eleventh four-input product ₍ Fourth product gate is connected to the basic input of the ninth flip-flop type D). and form the tenth output circuit at the same time.

Zapojením řídicí jednotky mikroprocesoru pro inteligentní terminál podle vynálezu se dosahuje zvýšení účinnosti řízení mikroprogramu tak, že je možné adresování následující mikroinstrukce ve čtené mikroinstrukci, přičemž podmíněné větvení mikroprogramu je možné provést v libovolném místě mikroprogramové paměti a jedna z cílových adres větvící mikroinstrukce je rovněž volena přímo. v této mikroinstrukci. Dalšího zvýšení účinnosti je dosaženo adresací vstupních podmínek pro větvení mikroprogramu, které jsou odvozeny jednak ze všech bitů makroinstrukce ukládané do registru podmínky, jednak ze stavů řadiče vstupů a výstupů a dekódovány z kombinací vnitřních stavů mikroprocesoru současně s určitými bity makroinstrukce. Dále se dosáhne snížení počtu potřebných prvků a to tím, že jednotlivé části registru adresy jsou vícenásobně využívány pro další informace, zejména pro čtení konstant z mikroprogramu.By connecting the microprocessor control unit for the intelligent terminal according to the invention, the microprogram control efficiency is increased so that the addressing of the next microinstruction in the read microinstruction is possible, with conditional branching of the microprogrammable at any location of the microprogram memory. . in this microinstruction. A further increase in efficiency is achieved by addressing the input conditions for the microprogram branching, which are derived both from all bits of the macroinstruction stored in the condition register, and from the I / O controller states and decoded from the microprocessor internal states combinations simultaneously with certain bits of the macroinstruction. Furthermore, the number of necessary elements is reduced by the fact that the individual parts of the address register are used multiple times for further information, in particular for reading constants from the microprogram.

Zapojení řídicí jednotky mikroprocesoru pro inteligentní terminál podle vynálezu je znázorněn na připojených výkresech, na nichž obr. la představuje schéma zapojení dekodéru podmínky, obr. lb schéma zapojení multiplexoru podmínky, obr. lc a ld schéma zapojení registru adresy a obr. 2 strukturu mikroinstrukce.The wiring of the microprocessor control unit for the intelligent terminal of the invention is shown in the accompanying drawings, in which Fig. 1a shows the condition decoder wiring diagram, Fig. 1b the condition multiplexer wiring diagram, Fig. 1c and 1d the address register wiring diagram, and Fig. 2.

První datový vstup 101 prvního šestnáctikanálového rhultiplexoru MPX1 pro signál Q(o) tvoří současně první vstup 01 zapojení, kdežto jeho· druhý datový vstup 102 pro signál Q(l) tvoří současně druhý vstup 02 zapojení a jeho třetí datový vstup 103 pro signál Q(2) tvoří současně třetí vstup 03 zapojení. Čtvrtý datový vstup 104 prvního šestnáctikanálového multiplexoru MPX1 pro signál Q(3) tvoří současně čtvrtý vstup 04 zapojení, kdežto jejio pátý datový vstup 105 pro signál Q(4j tvoří současně pátý vstup 05 zapojení a jeho šestý datový vstup 106 pro signál Q(5j tvoří současně šestý vstup 06 zapojení. Sedmý datový vstup 107 prvního šestnáctikanálového multiplexoru MPX1 pro signál Q( 6) tvoří současně sedmý vstup 07 zapojení, kdežto jeho osmý datový vstupThe first data input 101 of the first 16-channel rhultiplexer MPX1 for the Q (o) signal simultaneously constitutes the first wiring input 01, while its second data input 102 for the Q (1) signal simultaneously forms the second wiring input 02 and its third data input 103 for the Q signal ( 2) simultaneously form the third input 03 wiring. The fourth data input 104 of the first 16-channel multiplexer MPX1 for the Q signal (3) simultaneously forms the fourth wiring input 04, while its fifth data input 105 for the Q signal (4j) simultaneously forms the fifth wiring input 05 and its sixth data input 106 for the Q signal (5j at the same time, the sixth input wiring 06. The seventh data input 107 of the first 16-channel MPX1 multiplexer for the Q signal (6) simultaneously forms the seventh wiring input 07, while its eighth data input

108 pro signál Q[7j tvoří současně osmý . vstup 08 zapojení a jeho devátý datový vstup108 for the signal Q [7j] simultaneously forms the eighth. input 08 wiring and its ninth data input

109 pro signál Q(8) je připojen na vstup šestého invértoru INV6, na druhý vstup prvního třívstupového obvodu NST1 typu negace logického součinu, na první vstup třetího třívstupového obvodu NST3 typu negace logického součinu, na pátý vstup druhého pětivstupového obvodu ŇSP2 typu negace logického součinu, na čtvrtý vstup druhého čtyřvstupového součtově součinového hradla SSHC2, na první vstup druhého dvouvstupového obvodu NSD2 typu negace logického součinu a tvoří současně devátý vstup 09 zapojení. Desátý datový vstup 110 prvního šestnáctikanálového multiplexoru MPX1 pro signál Q(9) je připojen ná vstup sedmého invértoru INV7 a tvoří současně desátý vstup 010 zapojení, kdežto jeho jedenáctý datový vstup 111 pro signál Q(10j tvoří současně jedenáctý vstup 011 zapojení a jeho dvanáctý datový vstup 112 pro signál Qí 11) je připojen na čtvrtý vstup prvního čtyřvstupového součtově součinového hradla SSHC1, na vstup osmého invértoru INV8, na třetí vstup pátého čtyřvstupového součtově součinového hradla SSHC5 a tvoří současně dvanáctý vstup 012 zapojení. Třináctý datový vstup 113 prvního šestnáctikanálového multiplexoru MPX1 pro signál Q (12) je připojen na druhý vstup prvního čtyřvstupového součtově součinového hradla SSHC1, na vstup devátého invértoru INV9, na třetí vstup šestého čtyřvstupového součtově součinového hradla SSHC6 a tvoří současně-třináctý vstup 013 zapojení, kdežto jeho čtrnáctý datový vstup 114 pro signál Q(13) je . připojen na vstup desátého invértoru INV10, na druhý vstup druhého třívstupového obvodu NST2 typu negace logického součinu,, na druhý vstup třetího třívstupového obvodu NST3 typu negace logického součinu, na třetí vstup sedmého čtyřvstupového součtově součinového hradla SSHC7 a tvoří současně čtrnáctý vstup 014 zapojení. Patnáctý datový vstup 115 prvního šestnáctikanálového multiplexoru MPX1 pro signál Q(14) je připojen na vstup jedenáctého invertoru INV11, na třetí vstup osmého čtyřvstupového součtově součinového hradla SSHC8 a tvoří současně patnáctý vstup 015 zapojení, kdežto jeho šestnáctý datový vstup 116 pro signál Q(l5) tvoří současně šestnáctý vstup 016 zapojení. První až šestnáctý datový vstup 101 až 116 prvního šestnáctikanálového multiplexoru MPX1 jsou připojitelné na neznázorněný registr podmínky mikroprocesoru. Vstup 117 prvního šestnáctikanálového multiplexoru MPX1 pro první, to je nejnižší bit adresy pro signál R0M(9) je připojen na vstup 217 druhého šestnáctikanálového multiplexoru MPX2 pro první, to je nejnižší bit adresy a tvoří současně sedmnáctý vstup 017 zapojení, kdežto jeho vstup 118 pro druhý bit adresy pro signál ROM (10) je připojen na vstup 218 druhého šestnáctikanálového multiplexoru MPX2 pro druhý bit adresy a tvoří současně osmnáctý vstup 018 zapojení.. Vstup 119 prvního šestnáctikanálového multiplexoru MPX1 pro třetí bit adresy pro signál ROM (11) je připojen na vstup 219 druhého šestnáctikanálového multiplexoru MPX2 pro třetí bit adresy a tvoří současně devatenáctý vstup 019 .zapojení, kdežto jeho vstup 120 pro čtvrtý, to je nejvyšší bit adresy pro signál ROM(12) je připojen na vstup 220 druhého šestnáctikanálového multiplexoru MPX2 pro čtvrtý, to je nejvyšší bit adresy a tvoří současně dvacátý vstup 020 zapojení. Adresovací vstupy 117 až 120 prvního šestnáctikanálového multiplexoru MPX1 jsou připojitelné na neznázoměnou řídicí paměť typu ROM. Vstup 121 pro vybavení prvního šestnáctikanálového multiplexoru MPX1 pro signál ROM (13) tvoří současně dvacátý první vstup 021 zapojení, připojitelný na neznázorněnou řídicí paměť typu ROM. První datový vstup 201 druhého šestnáctikanálového multiplexoru MPX2 pro signál F1 tvoří současně dvacátý třetí vstup 023 zapojení, připojitelný na neznázorněný řadič vstupů a výstupů, kdežto jeho' druhý datový vstup 202 pro signál PRER tvoří současně dvacátý čtvrtý vstup 024 zapojení, připojitelný na řadič vstupů a výstupů a jeho třetí datový vstup 203 pro signál PNS je připojen na třetí vstup druhého čtyřvstupového součtově součinového hradla SSHC2 a tvoří současně dvacátý pátý vstup 025 zapojení, připojitelný na neznázoměnou aritmetickou a logickou jednotku. Čtvrtý datový vstup 204 druhého šestnáctikanálového multiplexoru MPX2 pro signál PNS je připojen na první vstup druhého čtyřvstupového součtově součinového hradla SSHC2 a tvoří současně dvacátý šestý vstup 026 zapojení, připojitelný na aritmetickou a logickou jednotku, kdežto jeho pátý datový vstup 205 pro signál QSTOP je připojen přes první odpor R1 na kladný pól + zdroje elektrické energie a tvoří současně dvacátý sedmý vstup 027 zapojení, připojitelný na řadič vstupů a výstupů. Šestý datový vstup 206 druhého šestnáctikanálového multiplexoru MPX2 pro signál RPD1 je připojen přes druhý odpor R2 na kladný pól + zdroje elektrické energie a tvoří současně dvacátý osmý vstup 028 zapojení, připojitelný na neznázoměnou klávesnici terminálu, kdežto jeho sedmý datový vstup 207 pro signál RPD2 je připojen přes třetí odpor R3 na kladný pól + zdroje elektrické energie a tvoří současně dvacátý devátý vstup 029 zapojení, připojitelný na klávesnici terminálu a jeho osmý datový vstup 208 pro signál RPD3 je připojen přes čtvrtý odpor R4 na kladný pól + zdroje elektrické energie a tvoř^ současně třicátý vstup 030 zapojení, připojitelný na klávesnici terminálu. Čtrnáctý datový vstup 214 druhého šestnáctikanálového multiplexoru MPX2 pro signál RPD4 je připojen přes pátý odpor R5 na kladný pól + zdroje elektrické energie a tvoří současně třicátý první vstup 031 zapojení, připojitelný na klávesnici terminálu, kdežto jeho patnáctý datový vstup 215 pro signál TI(15) tvoří současně třicátý druhý vstup 032 zapojení, připojitelný na neznázorněné pracovní registry mikroprocesoru a jeho šestnáctý datový vstup 216 pro signál VOUS tvoří současně třicátý třetí vstup 033 zapojení, připojitelný na řadič vstupů a výstupů. Vstup 221 pro vybavení druhého šestnáctikanálového multiplexoru MPX2 pro signál ROM(13) tvoří současně dvacátý druhý vstup 022 zapojení, připojitelný na řídicí paměť typu ROM. Výstup 0101 prvního šesťnáctikanálového multiplexoru MPX1 pro signál SELI je připojen na první vstup třetího dvouvstupového obvodu NSD3 typu negace logického součinu. Výstup 0201 druhého šestnáctikanálového multiplexoru MPX2 pró signál SEL2 je připojen na druhý vstup třetího dvouvstupového obvodu NSD3 typu negace logického součinu, jehož výstup pro signál NESPL1 je připojen na třetí vstup pátého třívstupového obvodu NST5 typu negace logického součinu a tvoří současně první výstup 001 zapojení, připojitelný na neznázorněný čásový zdroj. První vstup pátého třívstupového obvodu NST5 typu negace logického součinu pro signál ROM (15) tvoří současně čtyřicátý třetí vstup 043 zapojení, připojitelný na řídicí paměť typu ROM, kdežto jeho druhý vstup pro signál ROM22 je připojen na první vstup šestého třívstupového obvodu NST6 typu negace logického součinu, dále na vstup sedmnáctého invertoru INV17, na první vstupy devátého, desátého a jedenáctého čtyřvstupového součtově součinového hradla SSHC9, SSHC10, SSHC11 a tvoří současně čtyřicátý čtvrtý vstup 044 zapojení, připojitelný na řídicí paměť typu ROM. Výstup pátého třívstupového obvodu NST5 typu negace logického součinu je připojen na základní vstup 101' desátého klopného obvodu KAZV typu D, jehož jedničkový výstup 1001 pro signál AZV je připojen na vstup čtrnáctého invertoru INV14, na druhý vstup pátého dvouvstupového obvodu NSD5 typu negace logického součinu, na první vstupy třetího a čtvrtého čtyřvstupového součtově součinového hradla SSHC3, SSHC4, a jehož hodinový vstup 102 pro signál TE tvoří současně třicátý šestý vstup 03B zapojehí, připojitelný na časový zdroj. Vstup prvního invertoru INV1 pro signál Rl(15), jehož výstup je připojen na první vstup prvního čtyřvštupového součtově součinového hradla SSHC1, tvoří současně třicátý devátý vstup 039 zapojení, připojitelný na pracovní registry mikroprocesoru. Vstup druhého invertoru INV2 pro signál Rl(0), jehož výstup pro signál Rl(0) jé připojen na třetí vstup prvního Čtyřvštupového součtově součinového hradla SSHC1, na druhý vstup druhého dvouvstupového obvodu NSD2 typu negace logického součinu, tvoří současně čtyřicátý vstup 040 zapojení, připojitelný na pracovní registry mikroprocesoru.. Výstup prvního čtyřvštupového součtově součinového hradla S.SI|C1 je připojen na první vstup prvního třívstupového obvodu NST1 typu negace logického součihu a na vstup třetího Invertoru INV3, jehož výstup je připojen na druhý vstup prvního dvouvstupového obvodu NSD1 typu negace logického součinu. Třetí vstup druhého třívstupového Obvodu NST2 typu negace logického součinu pro signál EO tvoří současně třicátý sedmý vstup 037 zapojení, připojitelný na neznázorněný registr přenosu mikroprocesoru. Třetí vstup třetího třívstupového obvodu NST3 typu negace logického součinu pro signál EO tvoří současně třicátý osmý vstup 038 zapojení, připojitelný na registr přenosu mikroprocesoru. Výstup šestého invertoru INVB pro signál Q(8) je připojen na první vstup prvního dvouvstupového obvodu NSD1 typu negace logického součinu, na první vstup druhého třívstupového cbvodu NST2 typu negace logického součinu a na druhý vstup druhého čtyřvstupového součtově součinového hradla SSHC2, jehož výstup je připojen na vstup čtvrtého invertoru INV4, jehož výstup pro signál PB je připojen na dvanáctý datový vstup 2.12 druhého šestnáctikanálového multiplexoru MPX2. Výstup sedmého invertoru INV7 pro signál Q(9) je připojen na čtvrtý vstup druhého pětivstupového obvodu NSP2 typu negace logického součinu. Výstup osmého Invertoru INV8 pro signál Q(ll) je připojen na první vstup čtvrtého dvouvstupového obvodu NSD4 typu negace logického součinu a na třetí vstup druhého pětivstupového obvodu NSP2 typu negace logického součinu. Výstup devátého invertoru INV(9) pro signál Q(12) je připojen na první vstup čtvrtého třívstupového obvodu NST4 typu negace logického součinu, na druhý vstup druhého pětivstupového obvodu NSP2 typu negace logického součinu a na druhý vstup čtvrtého dvouvstupového obvodu NSD4 typu negace logického součinu, jehož, výstup je připojen na třetí vstup prvního třívstupového obvodu NST1 typu negace logického součinu. Výstup desátého invertoru INV10 pro signál Q(13) je připojen na druhý vstup čtvrtého třívstupového obvodu NST4 typu negace logického Součinu a na první vstup druhého pětivstupového obvodu NSP2 typu negace logického součinu, jehož výstup je připojen na pátý vstup prvního pětivstupového obvodu NSPl typu negace logického součinu. Výstup jedenáctého invertoru INVll pro signál Q(14) je připojen pa třetí vstup čtvrtého třívstupového obvodu NST4 typu negace logického součinu, jehož výstup pro signál Q1214 je připojen na třináctý datový vstup 213 druhého šestnáctikanálového multiplexoru MPX2. Výstup prvního dvouvstupóvétio obvodu NSD1 typu negace logického součinu je připojen na první vstup prvního pětivstupového obvodu NSPl typu negace logického součinu. Výstup prvního třívstupového obvodu NST1typu negace logického součinu je připojen na druhý vstup prvního pětivstupového obvodu NSPl typu negace logického součinu. Výstup druhého třívštupového obvodu NST2 typu negace logického součinu je připojen na třetí vstup prvního pětivstupového obvodu NSPl typu negace logického součinu. Výstup třetího třívstupového obvodu NST3 typu negace logického součinu je připojen na čtvrtý vstup prvního pětivstupového obvodu NSPl typu negace logického součinu, jehož výstup pro signál PA je připojen na jedenáctý datový vstup 211 druhého šestnáctikanálového multiplexoru MPX2. Výstup druhého dvouvstupového obvodu NSD2 typu negace logického součinu je připojen na vstup pátého invertoru INV5, jehož výstup pro signál PC. je připojen na devátý datový vstup 209 druhého šestnáctikanálového multiplexoru MPX2. Vstup dvanáctého invertoru INV12 pro signál R2(15), jehož výstup pro signál R2(15) je připojen na desátý datový vstup 210 druhého šestnáctikanálového multiplexoru MPX2, tvoři současně čtyřicátý pátý vstup 045 zapojení, připojitelný na pracovní registry mikroprocesoru. Druhý vstup šestého třívstupového obvodu NST6 typu negace logického součinu pro signál ROM (21) tvoří současně čtyřicátý první vstup 041 zapojení, připojitelný na řídicí paměť typu ROM. Třetí vstup šestého třívstupového obvodu NSTB typu negace lo_?gického součinu pro signál ROM(20) tvoří současně Čtyřicátý druhý vstup 042 zapojení, připojitelný na řídicí paměť typu ROM. Výstup šestého třívstupového obvodu NSTB typu negace logického součinu pro signál QDOROM je připojen na vstup šestnáctého invertoru INV1B a na první vstupy pátého až osmého čtyřvstupového součtově součinového hradla SSHC5, SSHC6, SSHC7, SSHC8. Vstup třináctého invertoru INV13 pro signál NUL tvoří současně třicátý čtvrtý vstup 034 zapojení, připojitelný na neznázoměný nulovací obvod. Výstup třináctého· invertoru INV13 je připojen na nastavovací vstupy 14, 24, 34, 44, 54, 64, 74, 84 a 94 prvního až devátého klopného obvodu AR(0), AR(1), AR(2), AR(3), AR(4), AR(5), AR(6), AR(7), AR(8) typu D. Výstup čtrnáctého invertoru INV14 je připojen na čtvrté vstupy třetího a čtvrtého čtyřvstupového součtově součinového hradla SSHC3, SSHC4. Hodinové vstupy 12, 22 pro signál TAKT prvního a druhého klopného obvodu AR(0), AR(1) typu D jsou připojeny na první vstup pátého dvouvstupového obvodu NSD5 typu negace logického součinu a tvoří současně třicátý pátý vstup 035 zapojení, připojitelný na časový zdroj. Výstup pátého dvouvstupového obvodu NSD5 typu negace logického součinu je připojen na vstup patnáctého invertoru INV 15, jehož výstup je připojen na hodinové vstupy 32, 42, 52, 62, 72, 82 a 92 třetího až devátého klopného obvodu AR(2), AR(3), AR(4), AR(5), AR(B), AR(7), AR(8) typu D. Výstup šestnáctého invertoru INV1B je připojen na čtvrté vstupy pátého až osmého čtyřvstupového součtově součinového hradla SSHC5, SSHC6, SSHC7, SSHC8. Výstup sedmnáctého invertoru INV17 je připojen na čtvrté vstupy devátého až jedenáctého čtyřvstupového součtově součinového hradla SSHC9, SSHC10, SSHCll. Druhý vstup třetího čtyřvstupového součtově součinového hradla SSHC3 pro signál ROM(O) tvoří současně čtyřicátý šestý vstup 046 zapojení. Druhý vstup čtvrtého čtyřvstupového součtově součinového hradla SSHC4 pro signál ROM(l) tvoří současně čtyřicátý sedmý vstup 047 zapojení. Druhý vstup pátého čtyřvstupového součtově součinového hradla SSHC5 pro signál R0M(2) tvoří současně čtyřicátý osmý vstup 048 zapojení. Druhý vstup šestého čtyřvstupového součtově součinového hradla SSHC6 pro signál ROM(3j tvoří současně čtyřicátý devátý vstup 049 zapojení. Druhý vstup sedmého čtyřvstupového součtově součinového hradla SSHC7 pro signál R0M(4) tvoří současně padesátý vstup 050 zapojení. Druhý vstup osmého čtyřvstupového součtově součinového hradla SSHC8 pro signál ROM(5) tvoří současně padesátý první vstup 051 zapojení. Druhý vstup devátého čtyřvstupového součtově součinového hradla SSHC9 pro signál ROM(6j tvoří současně padesátý-druhý vstup 052 zapojení. Druhý vstup desátého čtyřvstupového součtově součinového hradla SSHC10 pro signál ROM(7j tvoří současně padesátý třetí vstup 053 zapojení. Druhý vstup jedenáctého čtyřvstupového součtově součinového hradla SSHCll pro signál ROM (8) tvoří současně padesátý čtvrtý vstup 054 zapojení. Vstupy 046 až 054 zapojení jsou připojitelné na řídicí paměť typu ROM. Výstup třetího čtyřvstupového součtově součinového hradla SSHC3 je připojen na základní vstup 11 prvního klopného obvodu AR(0) typu D, jehož nulový výstup 102 pro signál AROM(0j je připojen na třetí vstup čtvrtého· čtyřvstupového součtově součinového hradla SSHC4 a tvoří současně druhý výstup 002 zapojení. Výstup čtvrtého Čtyřvstupového součtově součinového hradla SSHC4 je připojen na základní vstup 21 druhého klopného obvodu AR(1) typu D, jehož, jedničkový výstup 201 je připojen na třetí vstup třetího čtyřvstupového součtově součinového hradla SSHC3 a jehož nulový výstup 202 pro signál AROM(l) tvoří současně třetí výstup 003 zapojení. Výstup pátého čtyřvstupového součinového hradla SSHC5 je připojen na základní vstup 31 třetího klopného obvodu AR (2 j typu D, jehož nulový, výstup 302 pro signál AROM(2j tvoří současně čtvrtý výstup 004 zapojení. Výstup šestého čtyrvstupového součtově součinového hradla SSHC6 j,e připojen na základní vstup 41 Čtvrtého klopného obvodu AR(3j typu D, jehož nulový výstup 402 pro signál AROM(3] tvoří současně pátý výstup 005 zapojení. Výstup sedmého čtyřvstupového součtově součinového hradla SSHC7 je připojen na základní vstup 51 pátého klopného obvodu AR(5j typu D, jehož nulový výstup 502 pro signál AR0M(4 j tvoří současně šestý výstup 006 zapojení. Výstup osmého čtyřvstupového součtově součinového hradla SSHC8· je připojen na základní vstup 61 šestého klopného obvodu AR (5) typu D, jehož nulový výstup 602 pro signál AR0M(5) tvoří současně sedmý výstup 007 zapojení. Výstup devátého čtyřvstupového součtově součinového hradla SSHC9 je připojen na základní vstup 71 sedmého klopného obvodu AR(6j typu D, jehož nulový výstup 702 pro signál AROM(6) je připo- , jen na třetí vstup devátého čtyřvstupového součtově součinového hradla SSHC9 a tvoří současně osmý výstup 008 zapojení. Výstup desátého čtyřystupového součtově součinového hradla SSHC10 je připojen na základní vstup 81 osmého klopného obvodu AR(7) typu D, jehož nulový výstup 802 pro signál AROM(7j je připojen na třetí vstup desáté-, ho čtyřvstupového součtově součinového hradla SSHC10 a tvoří současně devátý výstup 009 zapojení. Výstup jedenáctého čtyřvstupového součtově součinového hradla SSHCll je připojen na základní vstup 91 devátého klopného obvodu AR{8) typu D, jehož nulový výstup 902 pro signál AROM(8j je připojen na třetí vstup jedenáctého čtyřvstupového součtově součinového hradla SSHCll a tvoří současně desátý výstup 0010 zapojení. Výstupy 002 až 0010 jsou připojitelné na řídicí paměť typu ROM jako devítibitová adresa, přičemž signály AROM(0J a AROM(1J tvoří adresu sloupce, signály AROM(2j, AROM(3j, AR0M(4), AR0M(5) adresní řádku a signály A'ROM(6j, AR0M(7), i109 for the Q signal (8) is connected to the input of the sixth INV6 invertor, to the second input of the first three-input NST1 negation of the logical product, to the first input of the third three-input NST3 of negativity type, , to the fourth input of the second four-input sum product of the SSHC2 gate, to the first input of the second two-input NSD2 logic product negation circuit, and simultaneously forms the ninth input 09 of the wiring. The tenth data input 110 of the first 16-channel MPX1 multiplexer Q (9) is connected to the seventh INV7 input and simultaneously forms the tenth input 010 while its 11th data input 111 for the Q signal (10j is the 11th input 011 and its twelfth data simultaneously). the input 112 for signal 11 is connected to the fourth input of the first four-input sum product gate SSHC1, to the input of the eighth invertor INV8, to the third input of the fifth four-input sum gate product SSHC5, and simultaneously forms the twelfth input 012 of the circuit. The thirteenth data input 113 of the first 16-channel MPX1 multiplexer for the Q signal (12) is connected to the second input of the first four-input total product gate SSHC1, to the input of the ninth invertor INV9, to the third input of the sixth four input total product gate SSHC6. whereas its fourteenth data input 114 for signal Q (13) is. connected to the input of the 10th INV10 invertor, to the second input of the second 3-input NST2 negation of the logic product type, to the second input of the third 3-input NST3 negation of the logic product type, to the third input of the seventh four-input summation product gate SSHC7. The fifteenth data input 115 of the first 16-channel multiplexer MPX1 for the Q signal (14) is connected to the input of the eleventh inverter INV11, to the third input of the eighth four-input sum gate of SSHC8. ) simultaneously form the 16th input 016 of the wiring. The first to sixteenth data inputs 101 to 116 of the first 16-channel MPX1 multiplexer are connectable to a microprocessor condition register (not shown). Input 117 of the first 16-channel MPX1 multiplexer for the first, i.e., the lowest address bit for the R0M signal (9) is connected to input 217 of the second 16-channel MPX2 multiplexer for the first, i.e. the lowest address bit, and simultaneously forms the 17th input 017 of the circuit; the second bit of the address for the ROM signal (10) is connected to the input 218 of the second 16-channel MPX2 multiplexer for the second address bit, and simultaneously forms the eighteenth input 018 of the wiring. input 219 of the second 16-channel multiplexer MPX2 for the third bit of address and simultaneously constitutes nineteenth input 019 of the wiring, while its input 120 for the fourth, i.e. the highest address bit for the ROM signal (12) is connected to input 220 of the second 16-channel MPX2 multiplexer for the fourth, is the highest bit of the address and forms at the same time twentieth input 020 wiring. The addressing inputs 117 to 120 of the first 16-channel MPX1 multiplexer are connectable to a ROM (not shown) control memory. The input 121 for equipping the first 16-channel MPX1 multiplexer for the ROM signal (13) simultaneously constitutes the twenty-first wiring input 021, connectable to a ROM not shown (not shown). The first data input 201 of the second 16-channel MPX2 multiplexer for the F1 signal simultaneously forms the twenty-third wiring input 023 connectable to the input / output controller (not shown), while its second data input 202 for the PRER signal simultaneously forms the twenty-fourth wiring input 024 outputs and its third data input 203 for the PNS signal is connected to the third input of the second four-input summing product gate SSHC2 and simultaneously forms the twenty-fifth circuit input 025, connectable to an arithmetic and logic unit (not shown). The fourth data input 204 of the second 16-channel MPX2 multiplexer for the PNS signal is connected to the first input of the second four-input summation gate of the SSHC2 and simultaneously forms the twenty-sixth input 026 of wiring connectable to the arithmetic and logic unit. the first positive resistor R1 to the + pole of the power supply and forms at the same time the 27th wiring input 027, connectable to the input and output controller. The sixth data input 206 of the second 16-channel MPX2 multiplexer for the RPD1 signal is connected via a second resistor R2 to the + pole of the power source and simultaneously forms the twenty-eighth input 028 connected to the terminal keyboard (not shown). via the third resistor R3 to the + pole of the power supply and at the same time form the twenty-ninth input 029 wiring, connectable to the terminal keypad and its eighth data input 208 for the RPD3 signal is connected via the fourth resistor R4 to the + pole + the power supply thirtieth input 030 wired, connectable on the terminal keypad. The 14th data input 214 of the second 16-channel MPX2 multiplexer for the RPD4 signal is connected via a fifth resistor R5 to the + pole of the power supply and forms the thirty-first wiring input 031 connectable to the terminal keypad. it simultaneously forms the thirty-second wiring input 032, connectable to the microprocessor working registers (not shown), and its sixteenth data input 216 for the VOUS signal simultaneously forms the thirty-third wiring input 033, connectable to the input and output controller. The input 221 for equipping the second 16-channel MPX2 multiplexer for the ROM signal (13) simultaneously constitutes the twenty-second wiring input 022 connectable to the ROM control memory. The output 0101 of the first 16-channel MPX1 multiplexer for the SELI signal is connected to the first input of the third two-input logic product type NSD3. Output 0201 of the second 16-channel MPX2 multiplexer for SEL2 signal is connected to the second input of the third two-input logic product negation type NSD3 whose output for NESPL1 signal is connected to the third input of the fifth three-input logic product negation NST5 circuit. to a time source not shown. The first input of the fifth three-input NST5 negation of the ROM (15) is simultaneously the 43th wiring input 043, connectable to the ROM control memory, while its second input for the ROM22 signal is connected to the first input of the sixth logic negation NST6 the input of the 17th INV17 inverter, the first inputs of the ninth, tenth and eleventh four-input sum gate products of SSHC9, SSHC10, SSHC11, and at the same time form the 48th circuit input 044, connectable to the ROM control memory. The output of the fifth three-input logic product negation NST5 is connected to the basic input 101 'of the 10th KAZV D-type flip-flop whose one output 1001 for the AZV signal is connected to the input of the fourteenth INV14 inverter. to the first inputs of the third and fourth four-input sum gate products SSHC3, SSHC4, and whose clock input 102 for the TE signal simultaneously constitutes the thirty-sixth input 03B wake-up, connectable to a time source. The input of the first inverter INV1 for the signal R1 (15), the output of which is connected to the first input of the first four-input summation gate of the SSHC1, is also the thirty-ninth wiring input 039, connectable to the microprocessor working registers. The input of the second inverter INV2 for the signal R1 (0), whose output for the signal R1 (0) is connected to the third input of the first four-input total product gate SSHC1, to the second input of the second two-input connectable to microprocessor working registers. The output of the first four-input sum product of the S.SI | C1 gate is connected to the first input of the first three-input NST1 logic counter negation and to the input of the third INV3 Inverter whose output is connected to the second input of the first two input NSD1 negation of a logical product. The third input of the second three-input NST2 logic product negation circuit for the EO signal is simultaneously the thirty-seventh wiring input 037, connectable to a microprocessor transfer register (not shown). The third input of the third three-input NST3 negation of the logic product type for the EO signal is simultaneously the 38th circuit input 038, connectable to the microprocessor transfer register. The output of the sixth INVB inverter for Q (8) signal is connected to the first input of the first two-input logic product negation NSD1, to the first input of the second three-input NST2 logic product negation type and to the second input of the second four input SSHC2 to the input of the fourth inverter INV4, whose output for the PB signal is connected to the 12th data input 2.12 of the second 16-channel MPX2 multiplexer. The output of the seventh inverter INV7 for the Q signal (9) is connected to the fourth input of the second 5-input NSP2 negation of the logic product. The output of the eighth INV8 inverter for the Q (II) signal is connected to the first input of the fourth two-input logic product negation NSD4 circuit and to the third input of the second five-input logic product negation NSP2 circuit. The output of the ninth INV (9) for Q (12) signal is connected to the first input of the fourth three-input NST4 logic product negation circuit, to the second input of the second 5-input NSP2 logic product negation circuit whose output is connected to the third input of the first three-input NST1 negation of the logic product type. The output of the tenth inverter INV10 for the Q signal (13) is connected to the second input of the fourth three-input NST4 logic product negation circuit and to the first input of the second five-input NSP2 logic product negation circuit whose output is connected to the fifth input product. The output of the eleventh inverter INV11 for signal Q (14) is connected to the third input of the fourth three-input NST4 logic product type, whose output for signal Q1214 is connected to the thirteenth data input 213 of the second 16-channel MPX2 multiplexer. The output of the first two-input logic product negation NSD1 is connected to the first input of the first five-input logic product negation NSP1. The output of the first three-input NST1 logic product negation type is connected to the second input of the first five-input logic product negation NSP1 circuit. The output of the second three-input logic product negation NST2 is connected to the third input of the first five-input logic product negation NSP1. The output of the third three-input logical product negation NST3 circuit is connected to the fourth input of the first five-input logical product negation NSP1 whose output for the PA signal is connected to the eleventh data input 211 of the second 16-channel MPX2 multiplexer. The output of the second two-input circuit of the NSD2 logic product type is connected to the input of the fifth inverter INV5, whose output for the PC signal. is connected to the ninth data input 209 of the second 16-channel MPX2 multiplexer. The input of the twelfth inverter INV12 for the signal R2 (15), whose output for the signal R2 (15) is connected to the tenth data input 210 of the second 16-channel MPX2 multiplexer, forms simultaneously the 49th wiring input 045, connectable to the microprocessor working registers. The second input of the sixth three-input logic product negation NST6 circuit for the ROM signal (21) simultaneously constitutes the forty-first wiring input 041, connectable to the ROM control memory. The third input of the sixth three-input NSTB negation lo _? The product for the ROM signal (20) forms at the same time the 42nd wiring input 042, connectable to the ROM control memory. The output of the sixth three-input NSTB logic-type negation circuit for the QDOROM signal is connected to the input of the sixteenth INV1B inverter and to the first inputs of the fifth to eighth four-input sum gate products SSHC5, SSHC6, SSHC7, SSHC8. The input of the thirteenth inverter INV13 for the NUL signal also forms the thirty-fourth wiring input 034, connectable to a reset circuit (not shown). The output of the 13th INV13 inverter is connected to the setting inputs 14, 24, 34, 44, 54, 64, 74, 84 and 94 of the first to ninth flip-flops AR (0), AR (1), AR (2), AR (3 ), AR (4), AR (5), AR (6), AR (7), AR (8) type D. The output of the 14th INV14 is connected to the fourth inputs of the third and fourth four-input sum gate products SSHC3, SSHC4. Clock inputs 12, 22 for the TAKT signal of the first and second flip-flops AR (0), AR (1) type D are connected to the first input of the fifth two-input logic product negation type NSD5 and simultaneously form the thirty-fifth input 035 wiring . The output of the fifth two-input logic product negation NSD5 is connected to the input of the fifteenth INV 15, whose output is connected to the clock inputs 32, 42, 52, 62, 72, 82 and 92 of the third to ninth flip-flop AR (2), AR ( 3), AR (4), AR (5), AR (B), AR (7), AR (8) Type D. The output of the 16th INV1B is connected to the fourth inputs of the fifth to eighth four-input sum gate products SSHC5, SSHC6, SSHC7, SSHC8. The output of the seventeenth INV17 inverter is connected to the fourth inputs of the ninth to eleventh four-input sum gate products of SSHC9, SSHC10, SSHC11. The second input of the third four-input sum gate product SSHC3 for the ROM (0) signal simultaneously forms the forty-sixth input 046 of the wiring. The second input of the fourth four-input sum gate product SSHC4 for the ROM (1) signal simultaneously forms the 47th circuit input 047. The second input of the fifth four-input summation product gate SSHC5 for the R0M signal (2) simultaneously constitutes the 48th input 048 of the wiring. The second input of the sixth four-sum total product gate SSHC6 for the ROM signal (3j simultaneously forms the 48th input 049 of the wiring). for the ROM signal (5), it simultaneously forms the fifty-first wiring input 051. The second input of the ninth four-input summing product gate SSHC9 for the ROM signal (6j simultaneously forms the fifty-second wiring input 052). at the same time, the fifty-third wiring input 053. The second input of the eleventh four-input summation gate product SSHC11 for the ROM signal (8) simultaneously constitutes the fifty-fourth wiring input 054. The wiring inputs 046 to 054 are connectable to the controller. The output of the third four-input total product gate SSHC3 is connected to the basic input 11 of the first flip-flop AR (0) type D, whose neutral output 102 for the AROM signal (0j is connected to the third input of the fourth four-input total product gate SSHC4) it also forms the second output 002 of the wiring. The output of the fourth 4-input sum product gate SSHC4 is connected to the basic input 21 of the second flip-flop AR (1) type D, whose one output 201 is connected to the third input of the third 4-input sum gate product SSHC3 and zero output 202 for AROM (1). it also forms the third wiring output 003. The output of the fifth four-input product gate SSHC5 is connected to the basic input 31 of the third flip-flop AR (2j type D, whose neutral output 302 for the AROM signal (2j simultaneously forms the fourth output 004). to the basic input 41 of the fourth flip-flop AR (3j type D, whose neutral output 402 for the AROM signal (3) simultaneously forms the fifth output 005) .The output of the seventh four-input sum gate product SSHC7 is connected to the basic input 51 D, whose neutral output 502 for the AR0M signal (4j simultaneously forms the sixth output 006 of the wiring). The output of the eighth four-input summation product gate SSHC8 · is connected to the basic input 61 of the sixth flip flop AR (5). (5) simultaneously form the seventh wiring output 007. The ninth output o the four-input total product gate SSHC9 is connected to the basic input 71 of the seventh flip-flop AR (6j type D, whose neutral output 702 for the AROM signal (6) is connected only to the third input of the ninth four-input total product gate SSHC9) 008 connection. The output of the tenth four-input total product gate SSHC10 is connected to the basic input 81 of the eightth flip-flop AR (7) type D, whose neutral output 802 for the AROM signal (7j is connected to the third input of the tenth four-input total product gate SSHC10) The output of the eleventh four-input total product gate SSHC11 is connected to the basic input 91 of the ninth flip-flop AR (8) type D, whose neutral output 902 for the AROM signal (8j is connected to the third input of the eleventh four input total product gate SSHC11) tenth output 0010. Outputs 002 to 0010 are connectable to the ROM as a 9-bit address, wherein the AROM signals (0J and AROM (1J form the column address), AROM signals (2j, AROM (3j, AR0M (4), AR0M (5)) address bar and A'ROM signals (6j, AR0M (7), i

AR0M(8) adresu stránky.AR0M (8) page address.

Pomocí signálů Q(0) až Q(15] jsou do prvního šestnáctikapáíqyéhD multiplexoru MPX1 přiváděny výstupy jednotlivých bitů registru podmínky mikroprocesoru, který může obsahovat kód makroinstrukce nebo jiné informace, vznikající v průběhu mikroprogramu. Pomocí signálů ROM (Oj až ROM (8) jsou do rpgistrp adresy přiváděny informace z řídicí paměti typu ROM, které představují adresu následující mikroinstrukce, přičemž signály ROM(Ó), ROM(l) představují adresu sloupce, signály RQM(2) až ROM(5j adresu řádku a. signály R0M[6) až R0M(8) buď adresu stránky, je-li použito formátu Fl (obr. 2) nebo nejnižší tři bity konstanty mikroprogramu, je-li použito formátu F2. Signály ROM(9j až R0M(13] a R0M(13) z řídicí paměti typu ROM představují kód podmínky, podle které se má provést podmíněně větvení mikroprogramu nebo dalších pěti bitů konstanty v závislosti na formátu Fl a F2. Signál ROM (15) z řídicí paměti typu ROM určuje, zda se piá nebo nemá provést podmíněné větvení mikroprogramu podle¹ zvoleného kódu podmínky nebo další bit konstanty podle formátu Fl a F2. Signály RDM(20) a R0M(21) z řídicí paměti typu ROM představují kód X (obr. 2). Je-ji kód X ve stavu 00, 01, 11, provádí se buď nepodmíněný skok na auresu danou v mikroinstrukci nebo podmíněný skok, čili větvení na jednu ze dvou adres. Je-li podmínka splněna, provede se skok na adresu danou v mikroinstrukci. Není-li podmínka splněna, provede se skok na adresu, která je vytvořena z předchozí adresy sloupce její cyklickou rotaci vpravo, z předchozí adresy řádku a předchozí adresy stránky. Je-li kód X ve stavu 10, provede se vícenásobné větvení mikroprogramu na jednu z šestnácti adres.Using the signals Q (0) to Q (15), the first 16 bits of the MPX1 multiplexer outputs the individual bits of the microprocessor condition register, which may contain macroinstruction code or other information generated during the microprogram. the rpgistrp address is fed with information from the ROM control memory, which represents the address of the next microinstruction, wherein the ROM (δ), ROM (1) signals represent the column address, the RQM (2) to ROM signals (5j row address, and the R0M signals [6) to R0M (8) either the page address if Fl format is used (Fig. 2) or the lowest three bits of the microprogram constant when F2 format is used ROM signals (9j to R0M (13) and R0M (13) from the control ROMs represent the condition code according to which conditional branching of the microprogram or the next five bits of the constant is to be performed depending on the formats F1 and F2. pu ROM determines whether PIA or not to perform conditional microprogram branching according to ^one of the selected code, or other conditions constant bit format by Fl and F2. The RDM (20) and R0M (21) signals from the ROM control memory represent the X code (Fig. 2). When the code X is in the 00, 01, 11 state, either an unconditional aures jump is given in the microinstruction or a conditional jump, or branching to one of two addresses. If the condition is met, a jump to the address given in the microinstruction is performed. If the condition is not met, a jump to the address that is created from the previous column address by its cyclic rotation to the right, from the previous row address and the previous page address is made. If the X code is in state 10, the microprogram will be branched multiple times to one of the sixteen addresses.

V tomto případě je cílová adresy vytvořena z adres stránky a sloupce daných v mikroinstrukci a z adresy řádku, která je převzata ze čtyř bitů obsažených v signálech Q( 11) až Q( 14) registru podmínky. Ve formátu F2 představují signály ROM (20) a ROM (21) nejvyšší dva bity konstanty. Signál RQM( 22) z řídicí paměti typu ROM určuje formát mikroinstrukce. Je-li signál ROM (22) rovný lo- . glcké 1, má mikroinstrukce formát Fl, je-li rovný logické O, má formát F2. Signály Eo, Eo jsou přiváděny z registru přenosu, kdežto signály Rl(0), Rl(15j a R2(l5), TI(15) z pracovních registrů mikroprocesoru. Signály PNS, PNS z aritmetické a logické jednotky představují binární přenos. Signály PRER, Fl, VOUS, QSTOP z řadiče vstupů a výstupů představují' požadavek na přerušení PRER stavový signál řadiče vstupů a výstupů Fl, zpětné hlášení přenosu VO11S a požadavek na zastavení přenosu QSTOP. Vstupní nulovaci signál NUL je generován při' zapnutí sítě nebo tlačítkem nulování. Tento signál způsobí nastavení výchozí adresy mikroprogramu 00Ó. Vstupní signály TAKT, TE jsou přiváděny z časového zdroje mikroprocesoru. Každý signál TAKT představuje začátek nového kroku mikroprocesoru a výstupním} signály AROM(Q) až AROM(8) se nastaví nová adresa mikroinstrukce. Současně s novou adresou je výstupním signálem NE$PL1 generován signál řízení časqvéljo zdroje, který dává informaci o tom, zda je splněna podmínka, jejíž kód byl nastaven v mikroinstrukci.In this case, the destination address is formed from the page and column addresses given in the microinstruction and from the row address that is taken from the four bits contained in the signals Q (11) to Q (14) of the condition register. In F2 format, the ROM (20) and ROM (21) signals represent the top two bits of the constant. The RQM (22) signal from the ROM control memory determines the format of the microinstruction. If the ROM signal (22) is equal to lo-. glke 1, the microinstruction has the format Fl, if it is logical 0, it has the format F2. The signals E0, E0 are supplied from the transfer register, while the signals R1 (0), R1 (15j and R2 (15), T1 (15) from the microprocessor working registers) The PNS, PNS signals from the arithmetic and logic unit represent binary transmission. , Fl, VOUS, QSTOP from the I / O controller are the interrupt request PRER I / O controller status signal F1, the VO11S transmission feedback signal and the QSTOP transmission stop request The NUL input signal is generated when the network is powered up or the reset button. This signal causes the microprocessor to set the default address of 00. The input signals TAKT, TE are supplied from the microprocessor time source, each TAKT signal represents the start of a new microprocessor step, and the output signals AROM (Q) to AROM (8) set a new microinstruction address. a new address generates a source time control signal which outputs information to the output signal NE $ PL1 whether the condition whose code was set in the microinstruction is met.

Zapojení se skládá ze tří část}, a to z registru adresy (obr. Jc, Id), multiplexoru podmínky (obr. lij) a dekodéru podmínky (pbp. la). Registr adtasy je devítibitový, což je dáno signály AR(Q) až AR(9). Kompletní adresa sestává ze tří částí. Nejnižší dva bity, dané signály AR(0), * AR( 1) určují adresu sloupce, bitý, dané signály AR(2) až AR(5) adresu řádku a bity, dané signály AR(6) až AR(8) adresu stránky. Řídicí paměť je tím rozdělena na sedm stránek, každá stránka má šestnáct řádků a pjyřj sjpupce. Příchodem signálu TAKT se nastaví v registru adresy nová adresa mikroinstrukce a začíná cyklus mikroprocesoru. Nastavení adresy závisí na stavech signálů Λ^ζν> Ř0M(2Oj, RQM(21], ROM (22) v okamžiku nástupní hrany signál}) TAKT. Sjgnál AZV ve stavu logické 1 znamená, že vybraná podmínka je splpěna· V tom případě se do bitů, daných signály AR(0), AR( 1 j nastaví adresa sloupce, daná signá|y ROM(O), RQM(l), to je adresa daná mikroinstrukci. Signál AZV ve stayu logické 1 současně otevírá hodinové vstupy pro adresu řádku a adresu stránky, takže tyto adresy jsou převzaty ze vstupů signálů ROM(2) až ROM(8) za předpokladu, že kód X daný signály ROM(20), ROM(21) pění ve stavu 10. a že signál RÓM (22) je ve stayu logické 1. Signál AZV ve stavu logické 0 znamená, že vybraná podmínka není splněna. V tom případě se nová adresa sloupce vytvoří z původního obsahů signálu AŘ(0), AR(1) tím, že se provede rotace těchto bitů vpravo, z inverzí bitů daného signálem AR(l j. Signál AZV ve stayn logické 0 současně hradlu je hodinové vstupy do registru adresy řádku a stránky, takže tyto adresy se nezmění. Signál AZV je generován obvody KA?V g N?T5 za předpokladu, že signál ROM (15)’ z řídicí paměti je ve stavu logické i, to znamená, že je vyžádáno podmíněné větvení mikroprogramu. V opačném případě je signál AZV trvale ve stavu logické 1. Adresa řádku závisí kromě toho na stavu kódu X. Tato adresa je bud přebírána z mikroinstrukce pomocí signálů ROM(2) až ROM(5) nebo z registru podmínky pomocí signálů Q( 11) až Q(14). Adresa stránky závisí též na stavu signálu ROM(22). Je buď přebírána z mikroinstrukce pomocí signálů ROM(6) až ROM(8) nebo zůstává v předchozím vlastním stavu. Výstupní signály registru adresy AROM(O) až AROM(8) jsou zavedeny na vstupy fídjpí paměti typu ROM jako výsledná adresa následující mikroinstrukce. Větvení mikroprogramu lze provést podle zvolených podmínek. Kód podmínky představuji signály R0M(9) až ROM(13) přiváděné ha adresovací vstupy multiplexoru podmínky. Není-li adresovaná podmínka splněna, je na výstupu obvodu NSD3 signál NESPL ve stavu logické 1, v opačném případě ve stavu logické 0. Tato hodnota se ukládá do paměti jednoho bitu obvodu KAZV v okamžikUj který je dán nástupní hranou signálu TE přiváděného z časovéhd zdroje. Řídicí signály ROM (15) nebo ROM (22) ve stavu logické 0 způsobí stejnou situaci jako by vybraná podmínka byla splněna. Dekodér podmínky je zapojen jako kombinační logická síť. Na vstupy dekodéru jsou přivá-The circuitry consists of three parts, namely the address register (Fig. Jc, Id), the condition multiplexer (Fig. 11j) and the condition decoder (pbp. 1a). The adtase register is nine-bit, which is given by the signals AR (Q) to AR (9). The complete address consists of three parts. Lowest two bits, given signals AR (0), * AR (1) specify the column address, beaten, given signals AR (2) to AR (5) address row and bits given signals AR (6) to AR (8) address sites. The control memory is thus divided into seven pages, each page having sixteen lines and pjyřj slupce. The arrival of the TAKT signal sets a new microinstruction address in the address register and starts the microprocessor cycle. The address setting depends on the signal states Λ ^ζν > Ř0M (2Oj, RQM (21], ROM (22) at the time of the leading edge signal}) TACT. The AZV signal in logic 1 means that the selected condition is fulfilled. bits given by signals AR (0), AR (1 j sets the address of the column, given signals ROM (O), RQM (l), this is the address given by the microinstruction. and a page address, so that these addresses are taken from the inputs of the signals ROM (2) to ROM (8), provided that the code X given by the signals ROM (20), ROM (21) foams at 10 and that the ROM (22) signal is in logic 1. The AZV signal in logic 0 means that the selected condition is not met, in which case the new column address is created from the original contents of the AŘ (0), AR (1) signal by rotating these bits to the right , from inverse bits given by AR signal (l j. AZV signal in stayn logical 0 simultaneously gate is clock The AZV signal is generated by the KA? V g N? T5 circuits provided that the ROM (15) 'signal from the control memory is in a logical state, i. conditional branching of the microprogram is required. Otherwise, the AZV signal is permanently in logic 1. The address of the line also depends on the state of the X code. This address is either taken from the microinstruction using the ROM (2) to ROM (5) signals or the condition register using the Q (11) signals. to Q (14). The page address also depends on the status of the ROM signal (22). It is either taken from the microinstruction using signals ROM (6) to ROM (8) or remains in its previous state. The output signals of the address register AROM (0) to AROM (8) are applied to the inputs of the ROM as a resultant address of the following microinstruction. The branching of the microprogram can be done according to the selected conditions. The condition code represents signals R0M (9) to ROM (13) supplied to and addressing inputs of the condition multiplexer. If the addressed condition is not met, the NSD3 output is NESPL in logic 1, otherwise in logic 0. This value is stored in the memory of one bit of the KAZV circuit at the time given by the leading edge of the TE signal from the time source. . ROM (15) or ROM (22) control signals in a logical 0 state will cause the same situation as if the selected condition were met. The condition decoder is connected as a combination logic network. They are brought to the decoder inputs.

Claims

OBJECT

Microprocessor control unit wiring for an intelligent terminal, characterized in that the first to eighth data input (101 to 108) group of the first 16-channel multiplexer (MPX1) simultaneously form the first to eighth wiring input (01 to 08) group, the ninth data input (109) of the first a 16-channel multiplexer (PMXlj is connected to the input of the sixth inverter (INV6), to the second input of the first three-input (NST1) logic product negation, to the first input of the third three-input (NST3) logic product ) of the logical product negation type, on, the fourth input of the second four-input sum product gate (SSHC2), on the first input of the second two-input circuit (NSD2) of the logical product type and forming the ninth input (09) multiplexer (MPX1) is p connected to the input of the seventh inverter (INV7) and simultaneously forms the tenth input (010) of the circuit, while its eleventh data input (111) simultaneously forms the eleventh input (011) of the circuit and its twelfth input (112) is connected to the fourth input of the first four input gate (SSHC1), to the input of the eighth inverter (INV8), to the third input of the fifth four input summation gate (SSHC5) and simultaneously form the twelfth input (012), the thirteenth data input (113j of the first 16 channel JMPX1 multiplexer) a four-input sum product gate (SSHC1), a ninth inverter input (INV9), a third input of a sixth four-input sum gate product (SSHC6), and simultaneously form a thirteenth input (013) wiring, while its fourteenth data input (114) is connected to input of the tenth inverter (INV10), to the second input of the second three-input The internal states of the microprocessor and the individual condition register bits associated with the macroinstruction code are fed to the second input of the third three-input negation (NST3) of the negation type. The condition decoder selects combinations that determine the individual groups and subgroups of the macrocode. Based on these combinations, introduced to the data multiplexer condition inputs, it is possible to perform branching directly in the microprograms according to the individual groups of macroinstructions, depending on the internal states of the microprocessor. Multiplexo's conditions can be extended to any number of input conditions by increasing the number of data and addressing inputs. The structure of the whole microinstruction in both F1 and F2 formats is shown in FIG.

2.

OF THE INVENTION, to the third input of the Seventh Four-Input Summation Gate (SSHC7) and simultaneously form the fourteenth wiring input (014), the fifteenth data input (115) of the first 16-channel multiplexer (MPX1) is connected to the eleventh inverter (INV11) input the eighth four-input sum gate (SSHC8) and simultaneously form the fifteenth wiring input (015), while its sixteenth data input (116) simultaneously forms the sixteenth wiring input (016), the input (117) of the first 16-channel multiplexer (MPX1) for the first address bit it is connected to the input (217) of the second 16-channel multiplexer (MPX2) for the first address bit and simultaneously forms the seventeenth input (017) of the circuit, while its input (118) for the second address bit is connected to the input (218) of the second 16-channel multiplexer (MPX2) for the second bit of address and form at the same time the eighteenth wiring input (018); the step (119) of the first 16-channel multiplexer (MPX1) for the third bit of the address is coupled to the input (219) of the second 16-channel multiplexer (MPX2) for the third bit of the address and simultaneously constitutes the nineteenth wiring input (019); the address is connected to an input (220) of the second 16-channel multiplexer (MPX2) for the fourth bit of the address and simultaneously forms the twentieth wiring input (020), the input (121) for equipping the 16-channel multiplexer (MPX1) simultaneously forms the twenty-first wiring input (021) the first data input (201) of the second 16-channel multiplexer (MPX2) simultaneously forms the twenty-third wiring input (023), while its second data input (202) simultaneously forms the twenty-fourth wiring input (024) and its third data input (203) is connected to the third input of the second four-input · sum product gate (SSHC2) and forms the twenty-fifth wiring step (025), the fourth data input (204) of the second 16-channel multiplexer (MPX2) is connected to the first input of the second four-input summation gate (SSHC2) and simultaneously forms the twenty-sixth wiring input (026), while its fifth data input (205) ) is connected via the first resistor (R1i to the positive pole of the power supply and simultaneously forms the 27th wiring input (027), the sixth data input (206) of the second 16-channel multiplexer (MPX2) is connected via the second resistor (R2) to the positive pole while its seventh data input (207) is connected via a third resistor (R3) to the positive pole of the power supply and simultaneously forms the twenty-ninth input (029J wiring and its eighth data input (208)). ) is connected via the fourth resistor (R4) to the positive pole ^: power sources and simultaneously forms the thirtieth in wiring step (030), the 14th data input (214) of the second 16-channel multiplexer (MPX2) is connected via the fifth resistor (R5) to the positive pole of the power supply and forms the thirty-first wiring input (031) while its 15th data input ( 215) simultaneously form the thirty-second wiring input (032) and its 16th data input (216) simultaneously form the thirty-third wiring input (033), the input (221) for equipping the second 16-channel multiplexer (MPX2) simultaneously form the twenty-second wiring input (022) , output. The first 16-channel multiplexer (MPX1) is connected to the first input of the third two-input logic product negation type (NSD3), the output (0201) of the second 16-channel multiplexer (MPX2) is connected to the second input of the third two-input logic product negation type (NSD3) the output of which is connected to the third input of the fifth three-input circuit (NST5) of the negation of the logical product and simultaneously constitutes the first output (001) of the wiring, the first input of the fifth three-input circuit (NST5) of the negation of the logic product of the while its second input is connected to the first input of the 6th logic product negation (NST6), the 17th inverter '(INV17) input, to the first inputs of the ninth, tenth and eleventh four-input sum gate products (SSHC9, SSHC10, SSHC11) and at the same time form the fortieth quarter zapojení wiring input (044), output of the 5th input logic product (NST5) is connected to the basic input (101) of the tenth flip-flop (KAZV) type D, whose one output (1001) is connected to the input of the 14th inverter (INV14) , to the second input of the fifth two-input circuit (NSD5) of the type of negation of the logical product, to the first inputs of the third and fourth · four-input cumulative product gate (SSHC3, SSHC4) and whose clock input (102) are simultaneously thirty-sixth input (036) the inverter (INV11, whose output is connected to the first input of the first four-input summation gate (SSHC1)), is also the thirty-ninth input (039), the input of the second inverter (INV2J, whose output is connected to the third input of the first four input summation gate (SSHC1) ), to the second input of the second two-input circuit (NSD2) of the logic component negation type the output of the first four-input summation gate (SSHClj) is connected to the first input of the first three-input circuit (NSTlj of the logic product negation type) and to the input of the third inverter (INV3) whose output is connected to the second input of the first logic product negation (NSD1J), the third input of the second logic product negation (NST2) is the thirty-seventh input (037), the third input of the logic product negation (NST3) is the thirty-eighth input (038) ) connection, the output of the sixth inverter (INV6) is connected to the first input of the first two-input circuit (NSD1) of the negation, logic product type, to the first input of the second three-input circuit (NST2) of the negation of the logic product ), his the output is connected to the input of the fourth inverter (INV4), whose output is connected to the twelfth data input (212) of the second 16-channel multiplexer (PMX2), the output of the seventh inverter (INV7) is connected to the fourth input of the second five-input circuit (NSP2) · The output of the eighth inverter (INV8) is connected to the first input of the fourth two-input circuit (NSD4J of the logical product negation type) and to the third input of the second five-input circuit (NSP2J of the logical product of negation) Logic product negation (NST4), second logic product negation second input (NSP2) and second logic product negation four input (NSD4) output connected to third input of first three input (NST1) input circuit (NST1) negation of logical product, output of the tenth inverter (INV10) is connected to the second input of the fourth three-input (NST4J) logic product negation and to the first input of the second 5-input (NSP2) logic product negation, whose output is connected to the fifth input of the first five-input logic product negation (NSP1) , the output of the eleventh inverter (INV11) is connected to the third input of the fourth three-input circuit (NST4) of the negation of the logical product whose output is connected to the thirteenth data input (213) of the second sixIX multi-channel multiplexer (MPX2) the logic product negation is connected to the first input of the first five-input circuit (NSP1j of the logic product negation type, the output of the first three-input circuit (NST1) of the logic product of the negation is connected to the second input of the first five input NST2) of the logical product negation type is connected to the third input of the first five-input circuit (NSP1j of the logical product negation type, the output of the third three-input circuit (NST3) of the logical product of negation type is connected to the fourth input of the first five-input circuit the output of which is connected to the eleventh data input (211) of the second 16-channel multiplexer (MPX2j), the output of the second two-input circuit (NSD2) of the logic product type is connected to the fifth inverter (INV5) input a 16-channel multiplexer (MPX2), a twelfth inverter (INV12) input whose output is connected to a tenth data input (210) of a second 16-channel multiplexer (MPX2), is simultaneously a forty-fifth wiring input (045), a second input of a sixth three-input (NST6) the negation of the logic product forms so early forty-first wiring input (041), the third input of the sixth three-input circuit (NST6) of the negation of the logical product is simultaneously the forty-second wiring input (042), the output of the sixth three-input circuit (NST6) of the negation of the logical product is connected to the 16th inverter ) and to the first inputs of the fifth to eighth four-input sum gate products (SSHC5 to SSHC8), the thirteenth inverter (INV13) input is also the thirty-fourth wiring input (034)), the thirteenth inverter (INV13) output is connected to the setting inputs (14, 24) , 34, 44, 54, 64, 74, 84, 94) of the first to ninth flip-flop (AR (Oj to AR (8)) type D), the output of the fourteenth inverter (INV14) is connected to the fourth inputs of the third and fourth four input gate (SSHC3, SSHC4), clock inputs (12, 22j of the first and second flip-flop (AR (0j, AR (1j) type D) are connected to the first input of the fifth two-input circuit (NSD5) of the type of negation of the logical product and simultaneously forms the thirty-fifth fifth input (035) of the connection, the output of the fifth two-input circuit (NSD5) of the negation of the logic product is connected to the fifteenth inverter (INV15) (32, 42, '52, 62, 72, 82, 92) of the third to ninth type D flip-flops (AR (2) to AR (8)), the output of the 16th inverter (INV16) is connected to the fourth inputs of the fifth to eighth • The seventeenth inverter output (INV17) is connected to the fourth inputs of the ninth to the eleventh four-sum total product gate (SSHC9 to SSHC11j, the second input of the third input). ) simultaneously constitutes the forty-sixth input (046) of the wiring, the second input of the fourth four-input sum In addition, the second input of the fifth four-input total gate (SSHC5) forms the forty, eighth input (048) connections, the second input of the sixth four-input total gate (SSHC6) simultaneously forms the forty ninth input (049), second input of seventh four-input total gate (SSHC7) simultaneously 50th input (050) wiring, second input of eighth four-input total gate (SSHC8) simultaneously fifty first input (051), second input ninth the four-input total product gate (SSHC9) simultaneously forms the fifty-second wiring input (052), the second input of the tenth four-input total product gate (SSHC10) simultaneously forms the fifty-third wiring input (053), the second input of the eleventh four-input total the product gateway (SSHC11) simultaneously forms the fifty-fourth input (054) of the wiring, the output of the third four-input cumulative product gateway (SSHC3) is connected to the basic input (L1 of the first D-type flip-flop (AR (0)) connected to the third input of the fourth four-input summation gate (SSHC4) and forming the second output (002j wiring), the output of the fourth four-input summation gate (SSHC4J) is connected to the basic input (21) of the second flip-flop (AR (1)) whose one output (201) is connected to the third input of the third four-input summation gate (SSHC3) and whose zero output (202) is simultaneously the third output (003) of the wiring, the output of the fifth four-input summation gate (SSHC5) is connected to the basic input ( 31) of a third type D flip-flop (AR (2)), whose neutral output (302) forms p at the same time the output (004) of the wiring, the output of the sixth four-input summation gate (SSHC6) is connected to the basic input (41) of the fourth flip-flop (AR (3)) type D, whose zero output (402) , the output of the seventh four-input summation gate (SSHC7) is connected to the basic input (51J) of the fifth D-type flip-flop (AR (4)), whose neutral output (502) simultaneously forms the sixth output (006). connected to a basic input (61) of a sixth type D flip-flop (AR (5j)) whose neutral output (602) is simultaneously the seventh output (007) of the circuit, the output of the ninth four-input sum gate. (SSHC9) is connected to the base input (71) of the seventh flip-flop (AR (6j j type D) whose neutral output (702) is connected to the third input of the ninth four-input summation gate (SSHC9) and simultaneously form the eighth output (008) , the output of the tenth four-input cumulative gate (SSHC10) is connected to the basic input (81) of the eighth flip-flop (AR (7)) type D, whose null output (802) is connected to the third input of the tenth four-input total gate (SSHC10) at the same time forming the ninth output (009) Wiring, the output of the eleventh four-input sum product (SHSCIIj) is connected to the basic input (91) of the ninth type D flip-flop (AR (8)), whose neutral output (902) is connected to the third input of the eleventh 4-input total product gate (SSHC11) and simultaneously form the tenth output ·· (0010) of the wiring.