CS201415B1

CS201415B1 - Connection of the controlled programmed controlunit

Info

Publication number: CS201415B1
Application number: CS656978A
Authority: CS
Inventors: Jiri Kristen
Original assignee: Jiri Kristen
Priority date: 1978-10-10
Filing date: 1978-10-10
Publication date: 1980-11-28

Description

Předmětem vynálezu je zapojení řízeného programovacího řadiče, který řídí programovací cyklus podle zadaných logických stavů v jednotlivých, předem určených dobách cyklu.It is an object of the invention to employ a controlled programming controller that controls a programming cycle according to specified logic states at individual predetermined cycle times.

Dosud užívaná zapojení využívala monostabilních obvodů spouštěných z příslušných výstupů děliče kmitočtu nebo monostabilních obvodů spouštěných pomocí multiplexorů. To znamenalo složitý logický výběr z děliče a současně velké množství diskrétních součástek (odporů a kondenzátorů) pro nastavení příslušných oasových konstant.The hitherto used circuits utilized monostable circuits triggered by respective frequency divider outputs or monostable circuits triggered by multiplexers. This meant a complicated logic selection from the divider and at the same time a large number of discrete components (resistors and capacitors) for setting the respective time constants.

Uvedené nedostatky odstraňuje zapojení řízeného programovacího řadiče podle vynálezu, řídicí programovací cyklus, jehož délka může být volena vhodnými vstupními signály. Řídicí programovací cyklus je trvalý sled řídicích signálů v širokém rozmezí uvnitř volené základní frekvence.These drawbacks are overcome by the wiring of a controlled programming controller according to the invention, a control programming cycle whose length can be selected by suitable input signals. The control programming cycle is a continuous sequence of control signals over a wide range within a selected base frequency.

Podstata zapojení řízeného programovacího řadiče, sestávajícího z paměti, stavového dekodéru, výstupního dekodéru, které jsou vzájemně propojeny alespoň třemi vodiči pro přenos signálů stavu a dále z řízeného generátoru hodinových impulsů, podle vynálezu spočívá v tom, že první vstupní špička řadiče je připojena na vstup X stavového dekodéru, druhá vstupní špička řadiče je připojena na vstup Y stavového dekodéru a třetí vstupní špička je připojena na vstup Z stavového dekodéru, kdežto nulování čtvrtou vstupní špičkou řadiče je připojeno va vstup R paměti ,a současně další vstup C je připojen na výstup generátoru, přičemž vstup V A paměti je připojen na vstup XA výstupního dekodéru a na výstup YA stavového dekodéru, vstup VB paměti je připojen na vstup XB výstupního dekodéru a na vstup YB stavového dekodéru, vstup VC paměti je připojen :na vstup XC výstupního dekodéru a na výstup YC stavového dekodéru, zatímco výstup WA paměti je spojen se vstupem A stavového dekodéru, výstup WB paměti je spojen se vstupem B stavového dekodéru a výstup WC paměti je spojen se vstupem C stavového dekodéru, ze kterého je výstup YM spojen se vstupem M generátoru, výstup YO stavového dekodéru je spojen se vstupem O generátoru, výstup YN stavového dekodéru je spojen se vstupem N generátoru, zatímco výstup S výstupního dekodéru je spojen s první výstupní špičkou řadiče, výstup T výstupního dekodéru je spojen s druhou výstupní špičkou řadiče a výstup U výstupního dekodéru je spojen s třetí výstupní špičkou řadiče. .The principle of a controlled programming controller consisting of a memory, a state decoder, an output decoder, which are interconnected by at least three conductors for transmitting the state signals and a controlled clock pulse generator, according to the invention, is that the first input tip of the controller is connected to input The X state decoder, the second input peak of the controller is connected to the Y input of the state decoder, and the third input peak is connected to the Z input of the state decoder, while zeroing the fourth input peak of the controller is connected to the R memory input. wherein the VA memory input is connected to the output decoder XA and the state decoder output YA, the VB memory input is connected to the XB output decoder input and the state decoder input YB, the VC memory input is connected to the XC output decoder input and output YC a state decoder, while the WA memory output is coupled to the state decoder input A, the WB memory output is coupled to the state decoder input B, and the WC memory output is coupled to the state decoder input C, from which the YM output is connected to the generator input M, YO the state decoder is coupled to the generator input O, the state decoder output YN is coupled to the N input of the generator, while the output decoder output S is coupled to the first controller output peak, the output decoder output T is coupled to the second controller output peak and output output U is connected to the third output tip of the controller. .

Takto zapojený řízený programovací řadič usnadňuje přepínání mezi jednotlivými oasovými režimy, na základě změn kombinací vstupních řídicích signálů.The controlled programming controller connected in this way facilitates switching between the individual timing modes by changing the combinations of input control signals.

Na přiloženém výkrese je znázorněn příklad zapojení řízeného programovacího řadiče.The attached drawing shows an example of wiring a controlled programming controller.

Zapojení řízeného programovacího řadiče sestává z paměti 80, stavového dekodéru 20, výstupního dekodéru 60, které jsou vzájemně propojeny alespoň třemi vodiči pro přenos signálů stavu a dále z řízeného generátoru 40 hodinových impulsů. Podstata spočívá v tom, že první vstupní špička 1 řadiče je spojena se vstupem X 11 stavového dekodéru 20, druhá vstupní špička 2 řadiče je spojena se vstupem Y 12 stavového dekodéru 20 a třetí vstupní špička 3 řadiče je spojena se vstupem Z 13 stavového dekodéru 20, kdežto nulování čtvrtou vstupní špičkou 7 řadiče je spojeno se vstupem R 77 paměti 80 a současně další vstup C 78 je spojen s výstupem 48 generátoru 40, přičemž vstup VA 74 paměti 80 je spojen se vstupem XA 54 výstupního dekodéru 60 a s výstupem YA 24 stavového dekodéru 20, vstup VB 75 paměti 80 je spojen se vstupem XB 55 výstupního dekodéru 60 a s výstupem YB 25 stavového dekodéru 20, vstup VC 76 paměti 80 je spojen se vstupem XC 56 výstupního dekodéru 60 a s výstupem YC 26 stavového dekodéru 20, zatímco výstup WA 84 paměti 80 je spojen se vstupem A 14 stavového dekodéru 20, výstup WB 85 paměti 80 je spojen se vstupem B 15 stavového dekodéru 20 a výstup WC 86 paměti 80 je spojen se vstupem C 16 stavového dekodéru 20, ze kterého je výstup YM 21 spojen se vstupem M 31 generátoru 40, výstup YN 22 stavového dekodéru 20 je spojen se vstupem N 32 generátoru 40, výstup YO 23 stavového dekodéru 20 je spojen se vstupem O 33 generátoru 40, zatímco výstup S 64 výstupního dekodéru 60 je spojen s první výstupní špičkou 4 řadiče, výstup T 65 výstupního dekodéru 60 je spojen s druhou výstupní špičkou 5 řadiče a výstup U 66 výstupního dekodéru 60 je spojen s třetí výstupní špičkou 6 řadiče.The wiring of the controlled programming controller consists of a memory 80, a state decoder 20, an output decoder 60, which are interconnected by at least three conductors for transmitting the state signals, and a controlled clock pulse generator 40. The first input peak 1 of the controller is connected to the input X 11 of the state decoder 20, the second input peak 2 of the controller is connected to the input Y 12 of the state decoder 20 and the third input peak 3 of the controller is connected to the input Z 13 of the state decoder 20 while resetting by the fourth controller input peak 7 is coupled to input R 77 of memory 80 and at the same time another input C 78 is coupled to output 48 of generator 40, input VA 74 of memory 80 being coupled to input XA 54 of output decoder 60 and output YA 24. the decoder 20, the VB 75 input of the memory 80 is coupled to the XB 55 input of the output decoder 60 and the output YB 25 of the state decoder 20, the VC input 76 of the memory 80 is coupled to the XC input 56 of the output decoder 60 and YC 26 84 of memory 80 is coupled to input A 14 of the state decoder 20, output WB 85 of memory 80 is coupled to input B 15 of the state decoder 20 and the WC output 86 of the memory 80 is coupled to the state decoder input C 16 from which the YM 21 output is coupled to the generator input M 31, the state decoder 20 output YN 22 is coupled to the generator input N 32, the state decoder output YO 23. 20 is coupled to input 33 of generator 40, while output S 64 of output decoder 60 is coupled to first controller output peak 4, output T 65 of output decoder 60 is coupled to second controller output peak 5, and output U 66 of output decoder 60 is coupled to the third output tip 6 of the controller.

Pro uchování informace stavu slouží paměť 80, která je nulována signálem R ze vstupní špičky 7 řadiče, přivedeného na vstup R 77 paměti 80. Nulováním se paměť uvede do výchozího stavu, ze kterého je nahrávána do následných stavů přes vstupy VA 74, VB 75, VC 76, které jsou připojeny k výstupům YA 24, YB 25, YC 26 stavového dekodéru 20. Tento stavový dekodér 20 na těchto výstupech vydává kombinaci hodnot následujícího stavu podle stavu, ve kterém je paměť 80. Tato informace se do stavového dekodéru 20 dostává jednak z výstupů WA 84, WB 85, WC 86 paměti 80 a to na vstupy A 14, B 15, C 16 a jednak kombinací logických úrovní na vstupních špičkách 1, 2, 3 řadiče, kterými jsou ovládány vstupy X 11, Y 12, Z 13 stavového dekodéru 20. Tak je získán řetěz stavů, kterými řadič prochází a může být vstupy X, Y, Z větven, případně zkracován na příslušnou délku. Z výstupů YM 21, YN 22, YO 23 stavového dekodéru 20 je ovládán řízený generátor 40 hodinových impulsů pomocí vstupů M 31, N 32, O 33. Podle kombinace signálů na těchto vstupech dává generátor 40 hodinových impulsů impulsy různé frekvence. Ty jsou přivedeny z výstupu 48 generátoru 40 na hodinový vstup C 78 paměti 80 a tak je dána doba přechodu mezi stavy řadiče. Řídící signály, kterými řadič ovládá následně zapojené zařízení jsou odebírány z výstupních špiček 4, 5, 6, na které jsou přivedeny výstupy S 64, T 65, U 66 výstupního dekodéru 60. Tento je ovládán ze stavového dekodéru 20 přes vstupy XA 54, XB 55, XC 56, napojené na výstupy Y A 24, YB 25, YC 26 stavového dekodéru 20. V popisovaném zapojení jsou znázorněny pouze tři vstupy a tři výstupy pro 8 stavů řadiče, počet vstupů a výstupů může být však libovolně rozšířen.A memory 80 is used to store the status information, which is cleared by a signal R from the input terminal 7 of the controller connected to the input R 77 of the memory 80. Resetting the memory resets the memory to its initial state and loads it into subsequent states via VA 74, VB 75, VC 76, which are connected to outputs YA 24, YB 25, YC 26 of the state decoder 20. This state decoder 20 outputs a combination of the following state values according to the state in which the memory 80 is present. from outputs WA 84, WB 85, WC 86 of memory 80 to inputs A 14, B 15, C 16 and also by combination of logical levels on input peaks 1, 2, 3 of controllers, which control inputs X 11, Y 12, Z Thus, a chain of states is passed through which the controller passes and the inputs X, Y, Z can be branched or shortened to the appropriate length. From the outputs YM 21, YN 22, YO 23 of the status decoder 20, a controlled clock pulse generator 40 is controlled by inputs M 31, N 32, O 33. Depending on the combination of signals at these inputs, the clock pulse generator 40 pulses at different frequencies. These are brought from the output 48 of the generator 40 to the clock input C 78 of the memory 80 and thus the transition time between the controller states is given. The control signals through which the controller controls the downstream device are taken from the output peaks 4, 5, 6, to which the outputs S 64, T 65, U 66 of the output decoder 60 are applied. This is controlled from the status decoder 20 via inputs XA 54, XB. 55, XC 56, connected to outputs YA 24, YB 25, YC 26 of the state decoder 20. In the circuit described, only three inputs and three outputs for 8 controller states are shown, but the number of inputs and outputs can be freely expanded.

Popsané zapojení řízeného programovacího řadiče se využívá pro řízení cyklu programovače pevných polovodičových pamětí typu PROM a také pro řízení cyklu složitějších zkoušecích a testovacích zařízení. Výměnou stavového, popřípadě výstupního dekodéru v popisovaném zapojení, tvořeného například pevnou pamětí, je možno libovolně měnit řídicí cyklus řadiče.The described wiring of the controlled programming controller is used for cycle control of the solid state memory programmer of the PROM type and also for the control of the cycle of more complex testing and testing devices. By changing the status or output decoder in the circuit described, for example, a fixed memory, it is possible to change the control cycle of the controller as desired.

Claims

SUBJECT OF THE INVENTION

Connection of a controlled programming controller consisting of a state decoder memory, an output decoder interconnected by at least three conductors for transmitting state signals, and a controlled clock pulse generator, characterized in that the first input peak (1) of the controller is connected to input X ( 11) a state decoder (20), a second input peak (2) of the controller being coupled to the input Y (12) of the state decoder (20) and a third input peak (3) of the controller being coupled to the input Z (13) of the state decoder (20); whereas resetting by the fourth input peak (7) of the controller is connected to the input R (77) of the memory (80) and at the same time another input C (78) is connected to the output (48) of the generator (40); ) is connected to input XA (54) of output decoder (60) and output YA (24) of state decoder (20), input VB (75) of memory (80) is connected to input XB (55) of output decoder (60) and output YB (25) p of the decoder (20), the VC input (76) of the memory (80) is connected to the XC input (56) of the output decoder (60) and the YC output (26) of the state decoder (20), while the WA output (84) of the memory (80) it is connected to the state decoder input A (14), the WB (85) memory output (80) is connected to the state decoder (B) input B (15) and the memory (80) WC output (86) is connected to the input C (16) of the state decoder (20) from which the output YM (21) is connected to the input M (31) of the generator (40), the output YN (22) of the state decoder (20) is connected to the input N (32) of the generator ( 40), the output YO (23) of the status decoder (20) is coupled to the input O (33) of the generator (40), while the output S (64) of the output decoder (60) is coupled to the first output peak (4) of the controller, output T (65) the output decoder (60) is connected to the second output peak (5) of the controller and the output U (66) of the output decoder (60) is connected to the third output peak (6) of the controller.