CS200934B1 - Zapojení obvodu pre automatickou reverzaci vratného čítače - Google Patents
Zapojení obvodu pre automatickou reverzaci vratného čítače Download PDFInfo
- Publication number
- CS200934B1 CS200934B1 CS861578A CS861578A CS200934B1 CS 200934 B1 CS200934 B1 CS 200934B1 CS 861578 A CS861578 A CS 861578A CS 861578 A CS861578 A CS 861578A CS 200934 B1 CS200934 B1 CS 200934B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- product gate
- input
- output
- negated
- circuit
- Prior art date
Links
- 230000002441 reversible effect Effects 0.000 claims description 10
- 230000000630 rising effect Effects 0.000 claims 1
- 235000013405 beer Nutrition 0.000 description 2
- 241000183024 Populus tremula Species 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
Vynález se týká zapojení obvodu pro automatickou reverzaci vratného Čítače, který reaguje na nábšžnou hranu vstupního impulsu.
Dosud známé koncepce srovnatelných a účelem stejných řešení vždy vyžadují použití zpožďovacích členů. Tato skutečnost však znamená snížení mezní frekvence čítače a snížení spolehlivosti zařízení.
Výše uvedené nedostatky odstraňuje zapojení obvodu pro automatickou reverzaci vratného čítače, který reaguje na nábšžnou hranu vstupního impulsu, podle vynálezu, jehož podstatou je, že jeho první vstup pro přívod impulsů při Sítání Irpřed je přes první invertor připojen k prvnímu vstupu prvního součinového hradla. Jeho druhý vstup pro přívod impulsů při čítání vzdi je přes druhý invertor připojen ke prvnímu vstupu druhého součinového hradla. Výstup prvního součinového hradla a výstup druhého součinového hradla jsou připojeny ke dvšma vstupům prvního logického obvodu pro vytvoření negovaného logického součtu a výstup tohoto logického obvodu je připojen k prvnímu výstupu zapojení při čítání vpřed. První vstupy prvního součinového hradla a třetího součinového hradla jsou spojeny spolu a s prvním vstupem třetího negovaného součinového hradla. První vstupy druhého součinového hradla a čtvrtého součinového hradla jsou spojeny spolu a s pivním vstupem čtvrtého negovaného součinového hradla. Druhé vstupy prvního součinového
200 934
200 934
- 2 hradla a pátého součinového hradla jsou spojeny spolu, přes třetí invertor se druhým vetu pem třetího součinového hradla a přímo s prvním výstupem dvoustavového klopného obvodu·
Druhý vstup druhého součinového hradla a první vstup pátého součinového hradla jsou spojeny spolu přes čtvrtý invertor se druhým vstupem čtvrtého součinového hradla a přímo se druhým výstupem dvoustavového klopného obvodu. Výstupy třetího součinového hradla a čtvrtého součinového hradla jsou připojeny ke <VÍB* vstupům druhého logického obvodu pro vytvoření negovaného logického součtu a výstup tohoto logického obvodu je připojen ke druhému výstupu zapojení pro čítání vzad. Výstup pátého součinového hradla jo připojen ke spolu spojeným druhým vstupům třetího negovaného součinového hradla a čtvrtého negovaného součinového hradla. Výstup třetího negovaného součinového hradla jo připojen ku prvnímu výstupu prvního negovaného součinového hradla ve dvoustavovém klopném obvodu. Výstup čtvrtého negovaného součinového hradla je připojen ke třetímu vstupu druhého negovaného součinového hradla ve dvoustavovém klopném obvodu. Druhé výstupy prvního negovaného součinového hradla a druhého negovaného součinového hradla jsou spojeny spolu a β výstupem obvodu pro indikaci nulového stavu vratného čítače. Vstup tohoto obvodu pro indikaci nulového stavu vratného čítače je připojen ke vstupu zapojení pro indikaci nulového stavu vratného čítače. Třetí vstup prvního negovaného součinového hradla je připojen k výstupu druhého negovaného součinového hradla a zároveň ke druhému výetupu dvoustavového obvodu, jehož první výstup je připojen k výetupu prvního negovaného součinového hradla a zároveň ku prvnímu vstupu druhého negovaného součinového hradla uvnitř dvoustavového klopného obvodu.
Zapojení lze použít ve vSeoh případech, kdy jo zapotřebí zobrazit na displeji připojeném k čítači osikový počet načítaných impulsů s ohledem na znaménko. To znamená, že záporná čísla jsou zobrazena absolutní hodnotou, doplněnou znaménkem minus a tety nikoliv komplementera v číselné soustavé dotyčného čítače. Zapojení je určeno pro vratné čítače mající jednak vstup pre čítání vpřed, jednak vstup pro čítání vzad. Požadavky kladené na vlastnosti vstupních impulsů obvodu podle vynálezu nejsou přísmijSí nežli požadavky kladené na vlastnosti samotného vratného čítače.
Podstata předmětu vynálezu je dále objasněna pomocí výkresu, na němž je znázorněno zapojení obvodu pro automatickou reverzaci vratného čítače.
První vstup £ zapojení pro přívod impulsů při čítání vpřed je přes první invertor £ připojen ku prvnímu vstupu prvního součinového hradla 4, jehož výstup je připojen ku prvnímu vstupu prvního logického obvodu 2 pro vytvoření negovaného logického součtu. Druhý vstup 2 zapojení pro přívod impulsů při čítání vzad je přes druhý invertor £ připojen ku prvnímu vstupu druhého součinového hradla £, jehož výstup je připojen ke druhému vstupu prvního logického obvodu £ pre vytvoření negovaného loglokého součtu. Výstup obvodu Sl· jo zároveň prvním výstupem 21 zapojení při čítání vpřed. První vstupy prvního součinového hradla £ a třetího součinového hradla 8 jsou spojeny spolu a β prvním vstupem třetího negovaného součinového hradla ££. První vstupy druhého součinového hradla £ a
- 3 200 934 čtvrtého součinového hradla J jeou spojeny spolu a s prvním vstupem čtvrtého negovaného součinového hradla 12. Druhé vstupy prvního součinového hradla £ a pátého součinového hradla 15 jsou spojeny spolu přes třetí iavertor 16 se druhým vstupem třetího součinového hradla 8, a přímo a prvním výstupem dvoustavového klopného obvodu 18. Druhý vstup druhého součinového hradla £ a první vstup pátého součinového hradla 15 jsou spojeny spolu, přes čtvrtý iavertor 17 se druhým vstupem čtvrtého součinového hradla J a přímo se druhým výstupem dvoustavového klopného obvodu 18. Výstupy třetího součinového hradla 8 a čtvrtého součinového hradla J jsou připojeny ke dvěma vstupům druhého logického obvodu 10 pro vytvoření negovaného logického součtu a výstup tohoto logického obvodu 10 je připojen ke druhému výstupu 22 zapojení při čítání vzad. Výstup pátého součinového hradla 15 je připojen ke spolu spojeným druhým vstupům třetího negovaného součinového hradla 11 a čtvrtého negovaného součinového hradla 12. Výstup třetího negovaného součinového hradla 11 je připojen ku prvnímu vstupu pivního negovaného součinového hradla ve dvoustavovém klopném obvodu 18. Výstup čtvrtého negovaného součinového hradla 12 je připojen ke třetímu vstupu druhého negovaného součinového hradla 14 ve dvoustavovém klopném obvodu 18. Druhé vstupy prvního negovaného součinového hradla 13 a druhého negovaného součinového hradla 14 jsou spojeny spolu a s výstupem obvodu 19 pro indikaci nulového stavu vratného čítače. Vstup obvodu 19 je připojen ke vstupu 20 pro indikaci nulového stavu vratného čítače· Třetí vstup prvního negovaného součinového hradla 13 je připojen k výstupu druhého negovaného součinového hradla 14 a zároveň ke druhému výstupu dvoustavového obvodu 18. jehož první výstup je připojen k výstupu prvního negovaného součinového hradla 13 a zároveň ku prvnímu vstupu druhého negovaného součinového hradla 14 uvnitř dvoustavového klopného obvodu 18»
Činnost zapojení obvodu podle vynálezu lze popsat následovně:
Je-li vratný čítač, jehož dva vstupy jsou připojeny ke vstupům J.,2 zapojení, ve stavu nula, pak obvod 19 pre indikaci nulového stavu čítače má na svém výstupu logickou nulu· Vlivem toho na obou výstupech klopného obvodu 18. to znamená na výstupech negovaaýoh součinových hradel JJ, 14. jsou logické jedničky, takže na výstupech obou inverterů 16. 17 jsou logické nuly, které blokují třetí součinové hradle 8 a čtvrté součinové hradlo J na jejich vstupech· Na druhém výstupu 22 při čítání vzad je bvale klidový signál, tj. logická jednička. Tato úroveň jo zároveň na druhém vstupu pro Čítání vzad vratného čítače, jehož oba vstupy jsou připojeny k výstupům 21. 22 zapojení a jehož negované výstupy vieoh stupňů jsou připojeny ke vstupu 20 zapojení. - Obě součinová hradla £, £ ve stupních kanálech jeou naopak trvale otevřena, právě tak jako obě negovaná,třetí a čtvrté, součinová hradla JJ, 12. na jojiohž druhé vstupy jo přiváděna úroveň logické jedničky z výstupu pátého součinového hradla 15.
Při příchodu impulsu na první vstup J. zapojení, který je záporný vlivem toho, že klidový stav odpovídá logické jedničoe, je na vstupy součinových hradel £ a JJ, přivedena úroveň logické jedničky, která způsobí jednak změnu logické úrovně z logické jedničZOO 934
- 4 “ ky na logickou nulu na výstupu negovaného, součinového hradla 11. jednak změnu klidové úrovně logické jedničky na prvním výstupu 21 na úroveň logioké nuly, čímž se v čítači přičte jednička· Tím je změněn výstupní signál obvodu 19 na logickou jedničku, takže záporný impuls na výstupu třetího negovaného součinového hradla 11 a klidová úroveň logická jedničky na druhém vstupu 2 pro čítání vzad a tedy taká na výstupu čtvrtého negovaného součinového hradla 12 způsobí změnu logická úrovně na výstupu druhého negovaného součinového hradla 14 ve dvoustavovém klopném obvodu 18. tj. změnu logické jedničky na aulu, což má za následek jednak uzavření třetího negovaného součinového hradla 11 a čtvrtého negovaného součinového hradla 12 nulovou logickou úrovní na výstupu pátého součinového hradla 15. vlivem čehož je stav dvoustavového klopného obvodu 18 fixován až do té doby, kdy vratný čítač opět nabude stavu nula, jednak otevření signálové cesty mezi druhým vstupem 2 a druhým výstupem 22 zapojení prostřednictvím čtvrtého součinového hradla £ a uzavření signálové cesty mezi druhým vstupem 2 a prvním výstupem 21 vlivem úrovně logioké nuly na ovládacím vstupu druhého součinového hradla 6., Tím jsou spolu vzájemně propojeny odpovídající si výstupy zapojení, respektive vstupy vratného čítače a vstupy zapojení podle vynálezu.
Jestliže v případě, kdy je vratný čítač ve stavu nula, přijde impuls pro čítání vzad, tj. když na druhém vstupu 2 je úroveň logické nuly, potom dojde analogicky, jako již popsáno, k uzavření prvního součinového hradla £ a čtvrtého součinového hradla £. Druhé součinové hradlo 6 a třetí součinové hradlo 8 zůstanou otevřena. Vlivem toho je první vstup J. zapojení propojen se druhým výstupem 22 zapojení a druhý vstup 2 je propojen s prvním výstupem 21 zapojení. Signálem na výstupu prvního negovaného součinového hradla 13 nebo druhého negovaného součinového hradla 14 je zapnuta signalizace záporné hodnoty, tj. například znaménko mínus* Tento stav se může «měnit teprve tehdy, až je opět dosaženo nulového stavu vratného čítače.
Claims (1)
- PŘEDMĚT VYNÁLEZUZapojení obvodu pro automatickou reverzacl vratného čítače, který reaguje na náběžnou hranu vstupního impulsu, jez lze použít ve věech případech, kdy je zapotřebí zobrazit na displeji připojeném k čítači celkový počet načítaných impulsů a ohledem na znaménko, určené pro vratné čítače mající jednak vstup pro čítání vpřed, jednak vstup pro čítání vzad, vyznačené tím, že jeho první vstup (1) pro přívod impulsů při čítání vpřed je přes první invertor (3) připojen k prvnímu vstupu prvního součinového hradla (4), jeho druhý vstup (2) pro přívod impulsů při čítání vzad je přes druhý invertor (5) připojen ku prvnímu vstupu druhého součinového hradla (6), výstupy součinových hradel (4,6) jsou připojeny ke dvěma vstupům prvního logického obvodu (7) pro vytvoření negovaného logického součtu a výstup tohoto logického obvodu (7) jo připojen k prvnímu výstupu (21) zapojení při čítání vpřed, první vstupy prvního součinového hradla (4) a třetího součinového hradla (8) jsou spojeny spolu a a prvním vstupem třetího negovaného součinového hradla200 034 (11), první vstupy druhého součinového hradla (6) a čtvrtého součinového hradla (9) jsou spojeny spolu a s prvním vstupem čtvrtého negovaného součinového hradla (12), druhé vstupy prvního součinového hradla (4) a pátého součinového hradla (15) jsou spojeny spolu, přes třetí invertor (16) se druhým vstupem třetího součinového hradla (8) a přímo s prvním výstupem dvoustavového klopného obvodu (18), druhý vstup druhého součinového hradla (6) a první vstup pátého součinového hradla (15) jsou spojeny spolu, přes čtvrtý invertor (17) se druhým vstupem čtvrtého součinového hradla (9) a přímo se druhým výstupem dvoustavového klopného obvodu (18), výstupy třetího součinového hradla (8) a čtvrtého součinového hradla (9) jsou připojeny ke dvěma vstupům druhého logického obvodu (10) pro vytvoření negovaného logického součtu a výstup tohoto logického obvodu (10) pro vytvoření negovaného logického součtu je připojen ke druhému výstupu (22) zapojení pro čítání vzad, výstup pátého součinového hradla (15) je připojen ke spolu spojeným druhým Vstupům třetího negovaného součinového hradla (11) a čtvrtého negovaného součinového hradla (12), výstup třetího negovaného součinového hradla (11) je připojen ku prvnímu vstupu prvního negovaného součinového hradla (13) ve dvoustavovém klopném obvodu (18), výstup čtvrtého negovaného součinového hradla (12) je připojen ke třetímu vstupu druhého negovaného součinového hradla (14) ve dvoustavovém klopném obvodu (18), druhé vstupy prvního negovaného součinového hradla (13) a druhého negovaného součinového hradla (14) jsou spojeny apolu a s výstupem obvodu (19) pre indikaci nulového stavu vratného čítače, vstup tohoto obvodu (19) je připojen ke vstupu (20) zapojení pro indikaci nulového stavu vratného čítače, třetí vstup prvního negovaného součinového hradla (13) je připojen k výstupu druhého negovaného součinového hradla (14) a zároveň ke druhému výstupu dvoustavového obvodu (18), jehož první výstup jo připojen k výstupu prvního negovaného součinového hradla (13) a zároveň ku prvnímu vstupu druhého negovaného součinového hradla (14) uvnitř dvoustavového klopného obvodu (18). .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS861578A CS200934B1 (cs) | 1978-12-20 | 1978-12-20 | Zapojení obvodu pre automatickou reverzaci vratného čítače |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS861578A CS200934B1 (cs) | 1978-12-20 | 1978-12-20 | Zapojení obvodu pre automatickou reverzaci vratného čítače |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS200934B1 true CS200934B1 (cs) | 1980-10-31 |
Family
ID=5436964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS861578A CS200934B1 (cs) | 1978-12-20 | 1978-12-20 | Zapojení obvodu pre automatickou reverzaci vratného čítače |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS200934B1 (cs) |
-
1978
- 1978-12-20 CS CS861578A patent/CS200934B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5001368A (en) | Configurable logic array | |
| GB1261498A (en) | Improvements in delay circuits | |
| US5434519A (en) | Self-resetting CMOS off-chip driver | |
| GB1249762A (en) | Improvements relating to priority circuits | |
| CS200934B1 (cs) | Zapojení obvodu pre automatickou reverzaci vratného čítače | |
| GB1314841A (en) | Asynchronous circuits and logic | |
| GB1452306A (en) | Asynchronous multi-stable state circuit | |
| US3017093A (en) | Electrical counting | |
| EP0487216A2 (en) | Input buffer with noise filter | |
| US3272971A (en) | Electronic count accumulator | |
| US5650735A (en) | Low power, high performance latching interfaces for converting dynamic inputs into static outputs | |
| JPS554178A (en) | Information control system | |
| GB1223617A (en) | Counter control circuit for an analog to digital converter | |
| CS215518B1 (cs) | Zapojení asynchronního vratného čítače | |
| ATE8173T1 (de) | Ueberwachungsvorrichtung fuer ein leitungssystem. | |
| CS215269B1 (cs) | Zapojení stupně asynchronního vratného ěítaěe | |
| GB1199698A (en) | Improvements in or relating to Asynchronous Bistable Trigger Circuits | |
| US3949311A (en) | Ring counters with synchronously controlled counting flip-flops | |
| GB1159578A (en) | Error Detection | |
| SU425360A1 (ru) | СЧЕТЧИК ИМПУЛЬСОВ ДВОИЧНОГО позиционного КОДА | |
| GB1324793A (en) | Logic gates | |
| SU447848A1 (ru) | Реверсивный дес тичный счетчик | |
| IE35717B1 (en) | Flip-flop arrangements | |
| SU1112564A2 (ru) | Многопороговый логический элемент | |
| SU434601A1 (ru) | Счетчик импульсов |