CN86101674A - 单块数字集成电路 - Google Patents

Abstract

用时钟系统F对多位数据信号a、b的处理用了串行数据处理电路PC，其时钟信号f来自共集成的奇数n环连接的反相电路。还提供对信号f的计数器Z，专用计数读出端(序数M与PC的输出C数位m一致)连接于时钟振荡器t₀停振输入端SP和PC的时钟输入端et。系统时钟信号F加到Z的复位输入端rs和PC的同步输入端ey由选择数n定出的f必须遵循T/m≥t≥v。T是F的周期，t是f的周期，V是处理信号一位所需时间。

Description

本发明涉及单块数字集成电路，它至少包括一个按系统时钟信号操作的数据处理电路，用以处理多位的数据信号，特别是在权利要求前序部分里指出的那种包含有大量数位的数据信号。关于这种类型数字集成电路的例子，可以举出已商品化的信号处理器和微处理器。而且，作为包括几块集成电路的系统的组成部分，且包含按系统时钟信号操作的相应的数据处理电路的数字集成电路，也已商品化，在早些时候已有论述和公布，例如，包括几块集成电路的系统，用于电视接收机中的数子信号处理，见1981年8月11日，《电子学》，第97页至103页。这类数字集成电路的一个主要特点在于，多数位数据信号是由数据处理电路以并行操作方式进行处理的，即在几个时钟周期内，多位数据信号在例如并行加法器，并行乘法器，并行比较器等等中得到处理。

由于这种并行处理的原则，在数字集成电路的晶体表面方面的投资非常大，所以半导体厂家总想使集成的电子系统具有尽可能小的晶体表面区。

整个系统集成的另一个方面是选择最适当的半导体集成技术，也就是说是使用双极型电路还是MOS电路以及它们的系列品种如I²L双极型或N沟道、CMOS等的问题，特别是根据每一种集成技术的最大可能处理速度来考虑问题。在根据所采用的各系统来制定系统时钟频率的情况下，例如上面所说过的电视接收机的数字电路，已经广泛地确定了对晶体表面的投资，因为专家们都一致认为，在这样高的频率下，数据信号的并行处理才是突出问题。

本发明，如权利要求前序部分所述，目的是减少数字电路的晶面，采用了一种不同的方法，即仍保留有系统时钟，但仅主要用来同步各数据处理电路，而作为数据处理的工作时钟信号却使用了由包括奇数个环连接反相电路的时钟振荡器所产生的时钟信号，换言之，使用了一个环振荡器，它的频率实际上是取决于所选择的集成技术，但利用了反相电路的延迟特性，该特性与每种特定的集成技术相关。

因此，随着以往集成技术总是向着高速方向开发，本发明将使以后的可集成数字电路，可以这样说，自动地适应这种速度的提高与增加。

内部时钟振荡器，不再时控与前面所述现有技术相适应的并行操作数据处理电路，而时控相应的串行操作数据处理电路。本发明采用了串行加法器，串行乘法器等，取代了并行加法器，并行乘法器等，以串行加法器的情况为例，一次处理时间是由全加器决定的，且基本上短于系统时钟信号的周期。而且由于这种处理时间，象集成制作的时钟振荡器的频率一样，同样取决于所选择的集成技术，所以通过相应地选择环连接反相电路的个数，即通过权利要求中提出的方法，就可使时钟振荡器的频率立即适合于处理时间。

下面通过参阅附图和叙述进一步解释本发明。附图中表了本发明一实施例的简化方块图。时钟振荡器to，例如涉及奇数n个环连接反相电路，根据信号流程它表示了一个“与非”门和两个反相器的串联，且右侧反相器的输出连接到“与非”门的一个输入端上，这样就构成环电路。在“与非”门与其后的反相器中间的连接虚线，表示还可以采用不同的n奇数串联作法。这些反相电路，数目n大于1，至少3个，其门延迟的总合形成了时钟振荡器to的实际振荡频率。

时钟振荡器的输出一方面连接计数器z的计数输入端cz，这样便对时钟信号f的脉冲进行计数。另一方面，时钟振荡器to的输出端又连接于串行数据处理电路pc的时钟输入端ct。在附图所示的实施例中，两个待处理的多位数字信号a、b加给其输入端，并设对应的输出信号c具有m个数位。因此，如果串行数据处理电路是串行加法器且数字信号a、b各有五个数位，则输出信号c是一个6位信号，所以m＝6。而且，通过其同步输入端ey对串行数据处理电路pc输入系统时钟信号F。由此可实现数据信号a、b和输出信号c能与系统时钟同步，这就是说，仅在总是相同的系统时钟时间位置上，输出信号c超前于数字集成电路中的其它部分电路或者外部电路。

计数器z，其序数M与数据处理电路pc的输出信号c的数位数m相一致，它的专用计数器计数输出端连接于时钟振荡器to的停止输入端SP;在图中这是已提到的“与非”门的第二个输入端。这样就使时钟振荡器to产生m个时钟脉冲，然后在下一个系统时钟信号到来之前停振。当然，必须根据上面所述的功能程序，结合“与非”门及其工作方式来选择计数器z输出端M的相应二进制数信号电平。

如前所述，时钟振荡器to的时钟信号f的频率可以通过选择数n而加以逐步选择。这种选择必须依照满足下列要求的方式进行，即一方面，数位数m与时钟信号f的周期t，二者乘积小于或等于系统时钟信号F的周期T;另一方面，周期t必须大于或等于数字处理电路PC的处理时间V，它是处理数据信号一数位所需的时间，因此，以不等式形式表示这一大小关系如下：

T/m≥t≥V

在目前通常使用的系统中，集成电路是由外部的时钟振荡器输入时钟信号的，并将时钟信号分配给集成电路中需要该信号的各电路，这样的作法又要求根据相关的空间做相应的布线，此布线极易引起电磁干扰。相比之下，本发明提供了显著而突出的优点，使集成电路的各部分电路可以每次分配到带有计数器z的相应时钟振荡器to，由此可以省去长导线及其缺点。从必要时钟功率的功率分散方面考虑，这些也是优越的。

Claims (1)

1. 单块数字集成电路，包括至少一个由系统时钟信号(F)驱动的，处理多位特别是具有很大量位数的数据信号(a、b)的数据处理电路(pc)，其特点如下：

   --集成有采用奇数n个进行环连接的反相电路以产生内部时钟信号(t)的时钟振荡器(to)，且n大于1；

   --使用串行数据处理电路(pc)作为数据处理电路，

   --对时钟信号(f)计数、其序数(M)与数据处理电路(pc)的输出信号(c)位数(m)相一致的计数器(z)，其专用计数器读数输出端连接于时钟振荡器(to)的停振输出端(sp)和数据处理电路(pc)的时钟输入端(et)，

   --系统时钟信号(F)既送给计数器(z)的复位输入端(rs)，也送给数据处理电路的同步输入端(ey)，

   --内部时钟信号(f)的频率是以满足下列要求的方式，由选择数n而确定的，即一方面，数位数(m)与内部时钟信号(f)的周期(t)的乘积必须小于或等于系统时钟信号(F)的周期(T)，另一方面，周期(t)必须大于或等于处理数据信号(a、b)的一数位所需的处理时间周期(V)。

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