CN86100558A - 双极晶体管 - Google Patents

Abstract

本发明的双极晶体管具有以下构成：P型半导体衬底、在衬底的表面层部分区域上形成的N⁺型内埋层、覆盖衬底的整个表面并埋置内埋层的N型外延层、包围内埋层并从外延层的表面贯通至衬底的P⁺型隔离区、被隔离区包围而分隔成岛状的外延层所构成的N型集电区、在集电区的表面层部分区域上形成的P型基区、在基区的表面层部分区域上形成的N⁺型发射区和在除基区以外的整个集电区表面层上形成的N⁺型区域。

Description

本发明涉及有关使用低电压的半导体集成电路中的双极晶体管，特别是有关缩小这种晶体管的体积和防止寄生晶体管效应的问题。

作为背景技术一例，日本专利公开公报《昭59-189665》发表的内容就是以往半导体集成电路中的双极晶体管。

参见图1，它表示了这种以往晶体管的纵向剖面结构。在P型半导体衬底1的表面层部分区域上形成N⁺型内埋层2，在埋置该内埋层2的同时，在半导体衬底1的整个表面上复盖形成N型外延层3。在包围该内埋层的同时，设置从外延层3的表面贯通至半导体衬底1的P⁺型隔离区4。就在由隔离区4分隔成岛状的集电区5内形成晶体管。在集电区5内的表面层部分区域上形成P型基区6，在该基区6内的表面层部分区域上形成N⁺型发射区7。使用如氧化膜那样的绝缘膜复盖外延层3的表面，通过这个绝缘膜9上所开的电极孔，使集电极10、基极11和发射极12分别与N⁺型集电极接点区8、基区6和发射区7作电阻接触。于是，便在岛区5内构成NPN型晶体管。

在集成电路中的这种晶体管，为获得约40V的耐压（V_CBO，V_C-SUB），必须使基区6和隔离区4的间隔距离A在10μm以上。为了缩小这个距离A，曾考虑用减小外延层5（3）的电阻率ρ（提高杂质浓度）的方案。即，通过抑制基极-集电极结和集电极-隔离结上产生的耗尽层扩散，就可以缩小距离A，从而就能缩小岛区5的布线图案尺寸。在这种情况下，同耗尽层宽度成正比的晶体管耐压降低了，但是对于使用低电压的集成电路来说，因不需要高的耐压，因此不成问题。

可是，当外延层5的电阻率ρ过分减小时，会产生晶体管放大率h_FE特性不一致的缺点。而且，由于基区6、集电区5同衬底1或者隔离区4形成PNP结，因此存在易产生寄生晶体管效应的缺点。

本发明的主要目的是：在不影响放大率h_FE的情况下，提供一种既能维持必要且足够的耐压，又能以最小布线图案尺寸构成并使用低电压的集成电路中的双极晶体管。

本发明的双极晶体管，具有以下构成：第1导电型半导体衬底、在半导体衬底的表面层部分区域上形成的第2导电型高浓度内埋层、复盖衬底整个表面并埋置内埋层的第2导电型外延层、包围内埋层并从外延层表面贯通至半导体衬底的第1导电型高浓度隔离区、被隔离区包围而分隔成岛状的外延层所构成的第2导电型集电区、在集电区的表面层部分区域上形成的第1导电型基区、在基区的表面层部分区域上形成的第2号电型高浓度发射区和在除基区以外的集电区的表面上形成的第2导电型高浓度的第1区域，通过这些构成，能缩小基区与隔离区的间隔距离。

图1表示集成电路中以往双极晶体管的纵向剖面图。

图2表示本发明的使用低电压的集成电路中的双极晶体管的纵向剖面图。

图3是图1的部分放大图，用于说明本发明有助于晶体管小型化的作用。

图4表示本发明的另一个实施例的晶体管结构的部分剖面图。

图5表示本发明的又一个实施例的晶体管结构的部分剖面图。

图6是图5所示晶体管的俯视图。

参见图2，该图表示了本发明一个实施例的双极晶体管纵向剖面结构。在P型半导体衬底21的表面层部分区域上，形成N⁺型内埋层22。在埋置该内埋层22的同时，形成复盖半导体衬底21的整个表面的外延层23。对内埋层22呈包围地设置从外延层23的表面贯通至半导体衬底21的P⁺型隔离区24。在由隔离区24分隔成岛状的集电区25内形成晶体管。在集电区25内的表面层部分区域上形成P型基区26，在基区26内的表面层部分区域上形成N⁺型发射区27。再在集电区25内的表面层中除基区26以外的所有区域上，形成N⁺型的第1区域28。用例如氧化膜那样的绝缘膜29复盖外延层23的表面，通过该绝缘膜29的电极孔，使集电极40、基极41及发射极42分别与第1区域28、基区26和发射区27作电阻接触。这样，就构成了NPN型晶体管。

外延层23的电阻率ρ具有与以往一样的值，第1区域28与发射区27同时扩散形成。集电极40以这个第1区域28为接触区并作电阻接触。

本发明的特征是：除基区26以外的集电区25的表面层上设有N⁺型的第1区域28。使用这种结构既不影响晶体管的h_FE值又能缩小间距A。以下说明其理由。

参见图3，它对图1的部分细节作了放大。由于隔离区24、基区26和第1区域28都是从外延层23的表面开始并使杂质热扩散而形成的，所以这些各个区域的边界都因横向扩散而呈图示那样的弯曲形状。因此，基极-集电极结与集电极-隔离结的结间距离，在表面处为最小距离A，并随着结部变深而逐渐增大，至第1区域28的底部深度处，间距达到足够的距离B。但是，由于在高浓度的第1区域28内，各个结部中耗尽层扩散受抑制，沿着结面扩散的耗尽层35变为如图中虚线所示的区域。

也就是说，在集电区25的表面中，第1区域28抑制了耗尽层35的扩散，在比第1区域28深的区域处，两个结面分开为足够的距离。因此，距离A与以往的晶体管相比就可以缩小。不过，如果第1区域28过浅，就不能获得足够的距离B。因此，必须将第1区域28的深度设得适当。还有，随着耗尽层35的宽度的缩小，耐压（V_CBO、V_C-SUB）要下降，因此，必须设定第1区域28的杂质浓度，使其耐压不低于使用电压。

本发明人通过满足这两个条件用发射扩散工艺同时形成与发射区27有相同扩散深度和相同杂质浓度的第1区域28，从而实现了保证耐压为7V，距离A≤5μm的晶体管。不过，第1区域28也不一定要用发射扩散工艺过程同时形成。不用说，通过用各自扩散工艺过程控制其杂质浓度和扩散深度，能任意设定耐压和距离A。

使用本发明时因不必减小外延层23的电阻率ρ，故能提供h_FE值一致性好的晶体管。

参见图4，它示出了本发明的另一实施例的晶体管。此实施例的晶体管与图2的晶体管相类似，但不同的是内埋层22形成得要比由外延层构成的集电区25的底面宽大，并与隔离区24相接触。根据这个实施例的晶体管结构，由发射区27注入的载流子中，集电区25所没俘获尽的载流子会全部被内埋层22所俘获，因此，以集电区25为基极的PNP寄生晶体管的h_FE就会减小。另外，由于扩展内埋层22和用第1区域28作集电极接点，集电极电阻r_C减小，因而就降低了NPN晶体管的V_CE（sat）。也就是说，由于PNP寄生晶体管的h_FE减小和NPN晶体管的V_CE（sat）降低这两个因素的相乘效应，几乎完全可以防止寄生晶体管效应。在这种情况下，由于内埋层22与隔离区24的接合都是高浓度区域的接合，所以耐压（V_C-SUB）有所降低，但是因为晶体管是用在使用低电压的集成电路上，故不成问题。另外，此实施的晶体管的制造，还可不必增加附加性扩散工艺过程。

图5表示了本发明的又一个实施例的晶体管结构。这个实施例的晶体管与图2的晶体管也有些类似，但不同的是：在由外延层构成的集电区25的边界部分上设置了从外延层内的表面贯通至半导体衬底21的N⁺型高浓度的第2区域30。这个第2区域30如图6俯视图所示，是设置在集电区25的整个边界部分上。根据这个实施例的晶体管结构，高浓度的第2区域30会引起集电极电阻r_c减小，NPN晶体管的V_CE（Sat）降低。还有，由发射区27注入的并为集电区25所俘获不尽的载流子，会被高浓度的第2区域30和内埋层22所全部俘获，因此，集电区25、以30为基极的PNP寄生晶体管的h_FE就会减小。也就是说，由于PNP寄生晶体管的h_FE减小和NPN晶体管的V_CE（sat）降低这两个因素的相乘效应，几乎完全能防止这种寄生晶体管效应。

这个实施例的NPN晶体管由于高浓度的第1区域28在抑制耗尽层扩散方面起着最根本的作用，因此NPN晶体管的耐压（V_CBO、V_C-SUB）由这个第1区域的浓度所决定。于是，与图1实施例情况一样，设定第1区域28的杂质浓度时不应使耐压值低于使用电压。

如上所述，使用本发明可使使用低电压的集成电路小形化和高集成化，并能提供具有无寄生晶体管效应且特性良好的双极晶体管。

Claims (4)

1、一种双极晶体管，它包括：第1导电型的半导体衬底、在上述衬底的表面层部分区域上形成的第2导电型的高浓度内埋层、复盖上述衬底的整个表面并埋置上述内埋层的第2导电型的外延层、包围上述内埋层并从上述外延层的表面贯通至衬底的第1导电型的高浓度隔离区、被上述隔离区包围而分隔成岛状的并由上述外延层构成的第2导电型的集电区、在上述集电区的表面层部分区域上形成的第1导电型的基区和在上述基区的表面层部分区域上形成的第2导电型的高浓度发射区，其特征在于在除上述基区以外的上述集电区的表面层上，形成第2导电型的高浓度的第1区域，从而使上述基区与上述隔离区的间隔距离缩小。

2、根据权利要求1所述的双极晶体管，其特征在于上述内埋层比由上述外延层构成的集电区的底面要宽以与上述隔离区相接触，并由此防止寄生晶体管效应。

3、根据权利要求1所述的双极晶体管，其特征在于在由上述外延层构成的集电区内的边界部分，还具有从上述外延层表面贯通至上述衬底的第2导电型的高浓度第2区域，并由此防止寄生晶体管效应。

4、根据权利要求1所述的双极晶体管，其特征在于：第1导电型是P型，第2导电型是N型。

Images