CN2791881Y - 芯片封装结构 - Google Patents

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Abstract

本实用新型是关于一种芯片封装结构，包括一芯片、由一叠合层以及一抗氧化层所组成的芯片载板、以及至少一导线。其中，抗氧化层是以简易、快速的成膜技术所形成的一非电解电镀金属镀膜，其覆盖在打线接合垫或其他接点的表面上。因此，不需以高成本的电镀设备所形成的镍/金层作为打线接合垫或其他接点的抗氧化层，也不需在芯片载板上制作电镀线或预留电镀线的布局空间，故可减少芯片载板的制程时间与制程成本，且提高芯片载板的有效面积与电气性能。

Description

芯片封装结构
技术领域
本实用新型涉及一种线路基板(circuit substrate)，特别是涉及一种芯片载板及芯片封装结构。
背景技术
近年来，随着电子技术的日新月异，高科技电子产业的相继问世，使得更人性化、功能更佳的电子产品不断地推陈出新，并朝向轻、薄、短、小的趋势设计。目前在半导体制程当中，芯片(芯片即晶片，以下皆称为芯片)载板(chip carrier)是经常使用的构装元件之一。其中，芯片载板例如为一有机介电基板或一无机介电基板，其主要由多层图案化导线层及多层介电层交替叠合所构成，其中介电层配置于任二相邻的图案化导线层之间，而图案化导线层可藉由贯穿介电层的导通孔(Plating Through Hole，PTH)或导电孔(via)而彼此电性连接。由于芯片载板具有布线细密、组装紧凑以及性能良好等优点，故已成为芯片封装结构(chip package structure)的主流。
一般而言，在目前芯片封装的制程中，芯片主要是以打线接合(wirebonding)或覆晶接合(flip chip bonding)的方式与芯片载板电性连接。请参阅图1所示，是现有习知的一种打线接合型态的芯片封装结构的局部剖面示意图。此芯片构装结构100，主要是由一芯片110、多数条导线116以及一芯片载板120所构成。其中，芯片110的焊垫114可藉由一导线116电性连接至芯片载板120的上表面122的打线接合垫(bonding fingerpad)124，然而习知的打线用的导线116为昂贵的金线(gold wire)，明显增加了封装的成本。此外，为了避免暴露于焊罩层(solder mask layer)140的外的接合垫124表面产生氧化作用，习知以镍/金层(Ni/Au layer)作为抗氧化层(oxidation prevention layer)128，其覆盖在打线接合垫124的表面上，或其他对外电性连接的下接点126表面上，用以增加焊球(solderball)160与下接点126之间的表面接合性。
值得注意的是，现有习知的以电镀方式所形成的镍/金层具有下列的缺点：
1、电镀的成本高且费时，因此以镍/金合金的贵金属作为打线接合垫的抗氧化层明显增加制程的成本。
2、在电镀之前，芯片载板必须先制作至少一电镀线(plating line)连接所有的打线接合垫，然而电镀线会占用芯片载板的布局空间(layoutspace)，明显减少芯片载板的有效面积。
3、电镀线的制作会影响后续芯片封装结构的电气性能(electricalperformance)。
4、镍的电阻值高，且内含不纯物的成分多，容易影响讯号传输的品质。
由以上的说明可知，如何在不需电镀镍/金层的情况下，减少芯片载板的制程时间与制程成本，且提高芯片封装结构的电气性能与有效面积，乃是本实用新型极欲克服的课题。
由此可见，上述现有的芯片封装结构在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决芯片封装结构存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的芯片封装结构存在的缺陷，本设计人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的芯片封装结构，能够改进一般现有的芯片封装结构，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本实用新型。
发明内容
本实用新型的主要目的在于，克服上述现有的芯片封装结构存在的不便与缺陷，而提供一种新的芯片封装结构，所要解决的技术问题是使其能增加芯片载板的有效面积，并提高芯片封装结构的电气性能，从而更加适于实用。
本实用新型的目的及解决其技术问题是采用以下的技术方案来实现的。依据本实用新型提出的一种芯片封装结构，其包括：一芯片；一芯片载板，用以承载该芯片，并与该芯片电性连接，该芯片载板包括：一叠合层，具有一上表面以及一下表面，且该叠合层还具有至少一打线接合垫(bonding finger pad)位于该上表面；一抗氧化层，覆盖在该打线接合垫的表面，且该抗氧化层是为一非电解电镀金属镀膜(non-electrolyticmetal coating)；以及至少一导线(bonding wire)，连接在该芯片与该打线接合垫之间。
本实用新型的目的及解决其技术问题还可以采用以下的技术措施来进一步实现。
前述的芯片封装结构，其更包括一封胶，包覆在该芯片与该导线的周围表面。
前述的芯片封装结构，其更包括一焊罩层，其覆盖在该叠合层的该上表面，且该焊罩层具有至少一开口，其暴露出该打线接合垫的接点位置。
前述的芯片封装结构，其更包括至少一下接点，配置于该叠合层的该下表面。
前述的芯片封装结构，其更包括一焊罩层，覆盖在该叠合层的该下表面，且该焊罩层具有至少一开口，其暴露出该下接点的接点位置。
前述的芯片封装结构，其中所述的抗氧化层是以化学浸镀法(flash)、物理气相沉积法、无电极电镀法(electroless-plating)或浸渍法(immersion)所形成。
前述的芯片封装结构，其中所述的抗氧化层的厚度小于等于0.5微米。
前述的芯片封装结构，其中所述的导线的材质是选自铝、铜、镍、钛、钨、铂、银以及钯其中之一。
前述的芯片封装结构，其中所述的打线接合垫是为铜垫或铝垫。
前述的芯片封装结构，其中所述的抗氧化层的材质是选自镍、金、铂、银、钴、锌、锡、铋以及钯其中之一。
前述的芯片封装结构，其中所述的芯片载板无电镀线(non-platingline)设计。
本实用新型与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本实用新型所运用的技术手段在于提供一种芯片封装结构，其主要是由一芯片、一芯片载板以及至少一导线(bonding wire)所构成。其中，芯片配置于芯片载板上，且芯片与芯片载板电性连接。此外，芯片载板具有一叠合层以及一抗氧化层，而叠合层具有至少一打线接合垫(bonding finger pad)位于上表面。另外，抗氧化层覆盖在打线接合垫的表面，且抗氧化层是为一非电解电镀金属镀膜(non-electrolytic metal coating)。再者，导线连接在芯片与打线接合垫之间。
依照本实用新型的较佳实施例所述，上述的抗氧化层例如以化学浸镀法(flash)、物理气相沉积法、无电极电镀法(electroless-plating)或浸渍法(immersion)所形成，且其厚度例如小于等于0.5微米。
借由上述技术方案，本实用新型的芯片载板及其芯片封装结构至少具有下列优点：
1、本实用新型利用简易、快速的成膜技术取代现有习知高成本的电镀制程，故可以减少芯片载板的制程时间与制程成本。
2、因为本实用新型不需要在芯片载板上制作电镀线或预留电镀线的布局空间，故可以提高芯片载板的有效面积与电气性能。
3、由于导线是以成本较低的金属线(例如铜或铝)取代现有习知的金线，故能有效降低芯片封装的成本。
4、因为导线与打线接合垫之间的接合性较佳，强化了导线的抗拉能力，故能够提高芯片封装结构的可靠度。
5、本实用新型的芯片载板可适用于单层或多层线路基板，且打线接合垫之间可以极微细间距平行排列，故能有效的增加打线接合的可靠度。
综上所述，本实用新型特殊的芯片封装结构，包括一芯片、由一叠合层以及一抗氧化层所组成的芯片载板、以及至少一导线。其中，抗氧化层是以简易、快速的成膜技术所形成的一非电解电镀金属镀膜，其覆盖在打线接合垫或其他接点的表面上。因此，不需以高成本的电镀设备所形成的镍/金层作为打线接合垫或其他接点的抗氧化层，也不需在芯片载板上制作电镀线或预留电镀线的布局空间，故可减少芯片载板的制程时间与制程成本，且可提高芯片载板的有效面积与电气性能。因此本实用新型能够增加芯片载板的有效面积，并可提高芯片封装结构的电气性能。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的芯片封装结构具有增进的多项功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。
上述说明仅是本实用新型技术方案的概述，为了能够更清楚了解本实用新型的技术手段，而可依照说明书的内容予以实施，且为了让本实用新型的上述和其他目的、特征和优点能更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是现有习知一种打线接合型态的芯片封装结构的局部剖面示意图。
图2是本实用新型一较佳实施例的一种芯片载板的局部剖面示意图。
图3是本实用新型一较佳实施例的一种芯片封装结构的局部剖面示意图。
100：芯片构装结构              110：芯片
114：焊垫                      116：导线
120：芯片载板                  122：上表面
124：打线接合垫                126：下接点
128：抗氧化层                  140：焊罩层
160：焊球                      200：芯片载板
210：叠合层                 214：打线接合垫
216：抗氧化层               220：焊罩层
222：开口                   300：芯片封装结构
310：芯片                   314：焊垫
316：导线                   320：芯片载板
330：叠合层                 332a、332b：上表面、下表面
334：打线接合垫             336：下接点
338：抗氧化层               340：焊罩层
350：封胶                   360：焊球
具体实施方式
为更进一步阐述本实用新型为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本实用新型提出的芯片封装结构其具体实施方式、结构、特征及其功效，详细说明如后。
请参阅图2所示，是本实用新型一较佳实施例的一种芯片载板的局部剖面结构示意图。该芯片载板200，例如为有机介电基板、无机介电基板或软性电路板，其包括一叠合层210、一抗氧化层216以及一焊罩层220所构成。其中，叠合层210例如是由单层或多层图案化导线层以及至少一介电层交替叠合所构成。以多层线路基板为例，介电层可配置于任二相邻的图案化导线层之间，且图案化导线层可藉由贯穿介电层的导通孔(PTH)或导电孔(via)而彼此电性连接。
如图2所示，叠合层210具有多数个打线接合垫214(仅图示其一)，其配置于上表面212，且焊罩层220例如以印刷的方式形成于叠合层210的上表面212，并且焊罩层220具有至少一开口222，其暴露出打线接合垫214的至少部分表面。在本实施例中，该打线接合垫214例如以微小间距平行排列，并可藉由一导线(bonding wire)与芯片(图中未示)电性连接。当然，接合垫214若以极微细间距平行排列时，芯片对外连接的I/O数量则愈多。此外，上述的叠合层210若由单层线路层以及一软性介电材质(例如聚醯亚胺)所构成时，则作为可挠性的软性电路板。
值得注意的是，为了避免芯片载板200的打线接合垫214(其材质例如为铜或铝)发生氧化作用，接合垫214所暴露的表面是以一抗氧化层216覆盖着。其中，抗氧化层216是为一非电解电镀金属镀膜(non-electrolyticmetal coating)，且特别是抗氧化层216可取代习知高成本的电镀设备所形成的镍/金层，以降低制程的成本。在本实施例中，抗氧化层216的材质例如选自镍、金、铂、银、钴、锌、锡、铋以及钯其中之一。上述这些材质可藉由简易、快速的成膜技术，例如是化学浸镀法(flash)、物理气相沉积法(Physical Vapor Deposition，PVD)、非电解电镀法(non-electroless method)或浸渍法(immersion)，形成于接合垫214的所暴露的表面。因此，相较于现有习知电镀镍/金层的耗时与高成本来说，本实用新型所制作的抗氧化层216可有效地减少制程的时间与成本。
在上述的成膜技术中，利用无电极电镀法所形成的抗氧化层的材质例如有镍、金、铂、银、钴、锌、锡以及钯等。此外，利用浸渍法所形成的抗氧化层的材质例如有金、钯、锡、银、铋、镍以及铂等。
此外，现有习知方式在电镀之前，必须先制作电镀线于芯片载板上，然后在电镀镍/金层完成之后，再切割电镀线，以形成各自独立的讯号线及其接合垫，从而导致芯片载板的有效面积减少，以及影响线路的布局空间与电气特性。反观本实用新型，其所使用的成膜技术，在无须制作电镀线的前提下，明显增加了芯片载板200的有效面积(或相对缩小芯片载板200的尺寸)，且可提高线路的布局空间与电气特性。
接着，请参阅图3所示，是本实用新型一较佳实施例的一种芯片封装结构的局部剖面示意图。以打线接合的芯片封装结构300为例，该芯片封装结构300，主要包括一芯片310、多数条导线316(图中仅示其一)以及一芯片载板320，该芯片310配置于芯片载板320上，且芯片310的焊垫314可藉由一导线316电性连接至芯片载板320的打线接合垫334。其中，该导线316的材质非为高成本的金线，而是选自铝、铜、镍、钛、钨、铂、银以及钯其中之一。此外，芯片载板320包括一叠合层330、一抗氧化层338以及一焊罩层340。以多层线路基板为例，叠合层330的上表面332a与下表面332b可分别具有多数个接合垫334以及多数个下接点336，且焊罩层340分别覆盖在叠合层330的上表面332a与下表面332b，并以开口暴露出打线接合垫334与下接点336的局部表面(或全部表面)。
值得注意的是，打线接合垫334与下接点336的所暴露的表面是以简易、快速的成膜技术覆盖一抗氧化层338，以避免产生氧化作用，影响电气性能。其中，抗氧化层338例如以化学浸镀法、物理气相沉积法、无电极电镀法或浸渍法所形成的非电解电镀金属镀膜，例如为其成膜厚度小于习知镍/金层的电镀厚度(约5.5微米)，且最佳成膜厚度约小于等于0.5微米。因此，相较于现有习知镀金的成本高，而镍的高阻值且内含不纯物的成分高的缺点，本实用新型所使用的抗氧化层338与导线316的成本较低，且打线接合垫334与导线316之间的表面接合性佳，进而可以提高讯号传输的品质。
此外，芯片封装结构300在完成打线接合的制程后，更可以一封胶350包覆在芯片310、芯片载板320的打线接合垫334以及导线316的周围表面，以保护芯片310与导线316。在本实施例中，由于导线316与打线接合垫334之间的抗拉强度提高，因此在灌封胶350的过程中，可改善因模流冲击金属导线316而造成偏移(sweeping)或下陷(sagging)的机率，进而可提高芯片封装结构300的可靠度。此外，以球格阵列(BGA)型态的芯片封装结构为例，叠合层330的下接点336还可植入多个焊球360(solder ball)，以作为芯片封装结构300对外电性连接的媒介。
由以上的说明可知，本实用新型的芯片载板及其芯片封装结构，因为采用简易、快速的成膜技术，以形成一抗氧化层在打线接合垫或其他接点的所暴露的表面上。因此，不需以高成本的电镀设备形成镍/金层作为打线接合垫或其他接点的抗氧化层，也不需在芯片载板上制作电镀线或预留电镀线的布局空间，故可减少芯片载板的制程时间与制程成本，且可提高芯片载板的有效面积与电气性能。
以上所述，仅是本实用新型的较佳实施例而已，并非对本实用新型作任何形式上的限制，虽然本实用新型已以较佳实施例揭露如上，然而并非用以限定本实用新型，任何熟悉本专业的技术人员，在不脱离本实用新型技术方案的范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上的实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型技术方案的范围内。

Claims (10)

1、一种芯片封装结构，其特征在于其包括：
一芯片；
一芯片载板，用以承载该芯片，并与该芯片电性连接，该芯片载板包括：
一叠合层，具有一上表面以及一下表面，且该叠合层还具有至少一打线接合垫位于该上表面；
一抗氧化层，覆盖在该打线接合垫的表面，且该抗氧化层是为一非电解电镀金属镀膜；以及
至少一导线，连接在该芯片与该打线接合垫之间。
2、根据权利要求1所述的芯片封装结构，其特征在于其更包括一封胶，包覆在该芯片与该导线的周围表面。
3、根据权利要求1所述的芯片封装结构，其特征在于其更包括一焊罩层，其覆盖在该叠合层的该上表面，且该焊罩层具有至少一开口，其暴露出该打线接合垫的接点位置。
4、根据权利要求1所述的芯片封装结构，其特征在于其更包括至少一下接点，配置于该叠合层的该下表面。
5、根据权利要求4所述的芯片封装结构，其特征在于其更包括一焊罩层，覆盖在该叠合层的该下表面，且该焊罩层具有至少一开口，其暴露出该下接点的接点位置。
6、根据权利要求1所述的芯片封装结构，其特征在于其中所述的抗氧化层的厚度小于等于0.5微米。
7、根据权利要求1所述的芯片封装结构，其特征在于其中所述的导线的材质是选自铝、铜、镍、钛、钨、铂、银以及钯其中之一。
8、根据权利要求1所述的芯片封装结构，其特征在于其中所述的打线接合垫为铜垫或铝垫。
9、根据权利要求1所述的芯片封装结构，其特征在于其中所述的抗氧化层的材质是选自镍、金、铂、银、钴、锌、锡、铋以及钯其中之一。
10、根据权利要求1所述的芯片封装结构，其特征在于其中所述的芯片载板不具有电镀线。
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