CN2590283Y - 运转周期限制的编码解码系统 - Google Patents

Abstract

一种运转周期限制的编码解码系统，包括：一离散器电路，结合一串行数据流，具有若干并行输出端和一个时钟端，其中所述的离散器将该数据流分段成m位数据字；一编码逻辑电路，连接着所述的离散器的并行输出端，且具有若干并行输出端，其中所述的编码逻辑电路将m位数据字转换成n位码字；一n位离散器电路，连接着所述的编码逻辑电路的所述并行输出端，具有一个时钟端和一个串行输出端，其中所述的离散器电路将所述n位码字转换成一串行数据流，所述串行数据流被提供到所述的串行输出端。

Description

运转周期限制的编码解码系统

【技术领域】

本实用新型是关于数字数据的编码解码系统，尤其是关于一种运转周期限制的编码解码系统。

【背景技术】

存储在磁盘驱动器中的数字信息在信息被写入到磁盘之前通常要经过编码。因为这种编码可以增加磁盘驱动器的有效存储密度，且使得信号读回时能可靠地解调。使用在这种磁盘数字信息存储中的一种编码类型称为“运转周期限制”(RLL)编码。通常RLL编码方式对数据进行编码后，使得编码后的二位字节串中任何两位连续的“1”会被至少d个“0”不多于k个“0”间隔开。常量d用来控制脉冲的拥挤效果，常量k用来对编码数据的读回时提供一个自带时钟的功能。而且，该数据通常被限制在m字长。每m位字编码成n位。m/n称为编码率。

在一个改变了的运转周期限制的编码中，编码率为2/3这样每两个连续的数据位被映射为三个连续码，该三个连续码接着被记录在磁盘上。当数据重新从磁盘获得时，该串行数据流转换成了三位码字，该三位码字被解码以重建原始的两数据位。这种传统的运转周期限制率2/3的编码解码系统通常以起源于基本时钟的时钟率倍数来计时。该基本时钟率是被磁盘驱动器中的其它电子元件所使用的时钟频率。

数据从磁盘控制器到编码解码系统的过程中以数据位时钟计时。该基本时钟率通常被3相除来获得数据位时钟率。编码解码系统产生的编码数据字通过写时钟来计时。基本时钟率除以2即可获得该写时钟率。

美国专利第4,337,458号揭示了一现有的数据编码解码系统。图1A是其中的编码器的框图，图1B是其中的解码器的框图。其中信号CLK代表基本时钟率。基本时钟率CLK除以2即获得写时钟率，该写时钟率从移位寄存器48中移出码字。基本时钟率CLK除以3即获得数据位时钟率，该数据位时钟率将数据移入移位寄存器14。基本时钟率除以6即获得码字时钟率，该码字时钟率载入寄存器22。

在所述的边码解码系统中，需要：一第一移位寄存器14来将串行数据限制在两位字长；一第二电路22来产生一地址，该地址应用在只读存储器38中。只读存储器38将两位数据字编码成三位码字和一寄存位F2。一第三移位寄存器86用来连续地将码字写入磁盘。

解调器150更为复杂。解调器150包括一第二ROM和四个其它的电路62，72，84和86。这种编码解码系统的复杂性及其所含电路的数量限制了其在微型低功率磁盘驱动器中的使用。因为该编码解码系统的尺寸要求占用宝贵的空间而使得这些空间不能被磁盘的其他功能利用。而且，该复杂电路引进了信号传播延时和引起相关的定时抖动现象。

利用编码解码表的磁盘驱动器中的电子电路，如所述的编码解码系统还有因为高的基本时钟率引起的大量电源消耗的问题。尤其是，开关频繁的电路通常比开关少的电路消耗更多的电源。因此，上述的现有技术中的编码解码表由于高的基本时钟率而有诸多不利的因素。

除了高的基本时钟频率带来的电源消耗问题，这种时钟频率使利用一些数据同步器和合成器芯片变得困难。数据同步器和合成器，如National DP8491，不具有为数据时钟率三倍的时钟频率。或者更确切地说，所供给的时钟以写时钟率计时。因此，使用现有技术中的编码解码系统需要使所提供的时钟频率除以1.5来产生数据率时钟。除以1.5的电路通常使用到来的时钟信号的两个边缘。所以，所提供的时钟信号必须有很好的时钟对称。而且，即使所提供的时钟信号具有一个很好的初始对称，这种对称会随着信号通过一些电路闸控后下降。因为这些通过闸控和后滚翻后的从高到低或从低到高的传播延时不同。所以，现有技术中的编码解码系统局限性地使用在那些基本时钟频率为所要求的数据时钟率三倍的系统中。

【发明内容】

本实用新型是在于提供一种数字数据的编码解码系统，尤其是关于一种运转周期限制的编码解码系统。

本实用新型运转周期限制的编码解码系统，包括：一离散器电路，结合一串行数据流，具有若干并行输出端和一个时钟端，其中所述的离散器将该数据流分段成m位数据字；一编码逻辑电路，连接着所述的离散器的并行输出端，且具有若干并行输出端，其中所述的编码逻辑电路将m位数据字转换成n位码字；一n位离散器电路，连接着所述的编码逻辑电路的所述并行输出端，具有一个时钟端和一个串行输出端，其中所述的离散器电路将所述n位码字转换成一串行数据流，所述串行数据流被提供到所述的串行输出端。

现有技术的编码解码表中使用高的基本时钟频率，使得电源消耗大，且使利用一些数据同步器和合成器芯片变得困难。本实用新型克服了现有技术中由于高的基本时钟频率所带来的诸多不利因素。

【附图说明】

图1A和1B分别是现有技术中运转周期限制的编码器和解码器的框图。

图2是本实用新型编码解码系统的框图及相关的磁盘驱动器元件。

图3是本实用新型编码解码系统更为详细的框图。

图4是本实用新型的时钟交换逻辑电路的电路图。

图5A是本实用新型的写时钟跳跃逻辑电路的电路图。

图5B是本实用新型的写时钟跳跃逻辑电路的时序图。

图6A是本实用新型的代码时钟跳跃逻辑电路的电路图。

图6B是本实用新型的代码时钟跳跃逻辑电路的时序图。

图7A是本实用新型的读参考时钟乘法器的电路图。

图7B是本实用新型的读参考时钟乘法器的时序图。

图8是本实用新型的编码开始逻辑电路的电路图。

图9是本实用新型的编码电路的更为详细的框图。

图10A和10B是本实用新型的编码电路的电路图。

图11是本实用新型的解码开始逻辑电路的电路图。

图12是本实用新型的解码电路的框图。

图13A和13B是本实用新型的解码电路的电路图。

图14是本实用新型的编码电路的时序图。

【具体实施方式】

请参阅图2，为一微型低功率磁盘驱动器的电路框图，此配置是为了：对二进制数据编码且将编码后的数据写入磁盘；从磁盘读回编码后的数据，并使用本实用新型编码解码系统200对该数据进行解码。实施例中，1，7运转周期限制码以2/3的编码率使用。

磁盘控制器201接收通过一主接口电路将要从计算机数据总线写入磁盘的数据，并且将数据存储于缓存217。缓存217可能是例如1k字节或者256k字节的双端口存储器。实质上，磁盘控制器201通过NRZ数据线212串行地将数据从缓存217传输到本实用新型编码解码系统200。该数据通过NRZ数据线212被读参考时钟线211的时钟信号同步化。该磁盘控制器201的运作是为业界人士所熟知的。

磁盘控制器201在伺服解调电路220通过扇区脉冲线路219发送一个扇区脉冲到磁盘控制201之后，将从缓存217到磁盘的写初始化。该扇区脉冲起源于磁盘上的精确的预先录入的定时信号。在磁盘控制器201接收到扇区脉冲后的一个预先录入的时间，磁盘控制器201将写门线路213上的写门信号主张到编码解码系统200和读/写放大器203。在写门信号的声称时，编码解码系统200交换从代码时钟信号线207上的信号到写时钟线路215上的信号的读参考时钟线路211的时钟信号。

磁盘控制201接着开始通过NRZ线路212将一预定的数据序列从传输到编码解码电路200。该预定的数据序列以写时钟率初始地计时。在现有技术系统中，在读参考时钟线路211上的时钟率是数据位时钟率F，该数据时钟率F比写时钟率要慢，在本实施例中，读参考时钟线路211上的时钟率是1.5F。所以，对磁盘写的初始写为更高的时钟速度，该时钟速度接着减少了控制器201所需要地过磁头领域的长度，进而提高了磁盘控制器201的性能。

以下有更为详细的表述，写门的主张导致释放编码解码系统200的离散器，该离散器用来在NRZ线路212上将数据流分成二位数据字，且将读参考时钟线路211上的时钟率切换到写时钟率。由磁盘控制器201传送到编码解码系统200的预定的数据序列使得编码流程可行。

为了维持正常的定时序列来将数据读取到编码解码系统200且将编码数据写入到磁盘，磁盘写时钟跳跃逻辑电路产生一信号，该信号用来在每m个时钟循环后清空(n-m)磁盘写时钟信号的时钟循环，其中的m是数据字的位数，n是编码字的位数，因此在读参考时钟线路211产生数据位时钟率。时钟交换逻辑电路和写时钟跳跃逻辑电路均在下文中有更位详细的介绍。在本实施例中，写时钟线路215上的写时钟信号由读写结合集成电路202的综合器202C从晶体振荡参考信号216产生。与编码解码系统200一起配合使用的读写结合集成电路可以是零件号码为DPC 102VF的National Semiconductorof Santa Clara，Calif.。

当编码解码系统200中的编码器可使用时，来自磁盘控制器201的串行数据的预定序列中的其余数据被读参考线路211的时钟率传送到离散器。该离散器将数据分段成两位型数据字，该等数据字被顺序地被提供给编码逻辑电路，编码逻辑电路接着产生一载入串行器中的三位码字。该三位码字通过编码写数据线以写时钟率串行地从串行器中输出。从磁盘控制器出来的该编码后的预定数据序列形成磁盘上的锁相环(PLL)数据的前同步信号。

为了确定该编码后的PLL数据，磁盘控制器210发送一个同步字到编码解码系统200中被编码，然后，磁盘控制器201串行地将数据从缓存217传输到编码解码系统200。所以，一串行编码数据流通过编码写数据线214被提供到读写放大器203。

与现有技术不同，现有技术需要一ROM对数据编码，需要两移位寄存器，和一同步寄存器来产生两位数据字以被ROM编码，本实用新型编码解码系统200中的编码器仅仅使用一离散器，一编码逻辑电路和一串行器来产生被编码字。所以，不需要用到ROM了，使得电路更为紧凑，进而适合于小型磁盘驱动器使用。

响应于编码后写数据线214上的编码后的数据流，读写放大器203将电流通过磁头电线205将电流输出到读写头线圈204。通过线圈204的电流在每次脉冲出现的时候改变方向。这就进而引起磁盘介质上记录的磁场样式的方向的改变。

在从磁盘读取数据时，每个扇区包括两个区域，即一个嵌入式伺服区域和一数据区域。该数据区域从包含编码后的PLL数据的区域开始，跟随编码后的同步字节，最后是编码后的数据。该嵌入式伺服区域的信息是未编码的。

该嵌入式伺服数据区包含一些样式，该等样式为电子控制读写头提供准确的关于磁头位置信息，该信息以磁盘的径向和环向来定位磁头。伺服区的扇区标记位用来在精确的环向位置产生一扇区脉冲。

编码后的PLL序列、数据同步字节和数据被磁头线圈204从磁盘读回，接着磁头线圈204通过磁头电线205输出一个表示磁头编码数据的模拟交互电流样式到读写放大器203。这些模拟交互电流样式被磁头放大器203放大，被放大的信号接着通过于前置放大读信号线206被提供到读写结合的集成电路202种的脉冲检测滤波器202A。

脉冲检测滤波器202A过滤掉模拟样式且将过滤样式转换成一串数字代码数据脉冲。数据同步装置202B接收到这些数字代码数据脉冲，判断代码数据的比特率，并且在线路207上输出判断所得的彼特率作为代码时钟信号。因为在本实施例中，读写结合的集成电路202，是一储存部分，其所执行的操作是业界熟知的。

代码时钟线路207上的信号被编码解码系统用来将代码数据线208上的编码数据解码成两位的数据字。编码解码系统200连续地通过NRZ数据线将该等两位化数据字输出到磁盘控制器201，该NRZ数据线与读参考时钟线211同步。

当嵌入伺服数据被读取时，该数据被提供到编码解码系统200，但编码解码系统200保持在复位状态，因为系统200此时是闲置的。该嵌入伺服数据也独立地提供磁盘驱动器的伺服控制电路。当伺服解调器220(图2)在嵌入伺服数据区检测到扇区标记位时，伺服解调器220将在线路219发送一个扇区脉冲至磁盘控制器201。

磁盘控制器201在接收到线路219上的扇区脉冲后的一预定期间，于线路210上产生一读信号至数据同步器202B.当数据同步器202B接收到线路210上的读信号后，数据同步器202B开始寻找前同步序列，即11，编码数据中的PLL序列。

当该前同步序列被数据同步器202B寻找到时，例如，通常为四个编码后的PLL字节，一个高前同步检测信号即主动，这些在线路209上被传送到编码解码系统200。当前同步检测信号209为低，编码解码系统200的解码部分的一离散器/串行器被保持在清零模式。因此，高前同步检测信号将离散器/串行器带出清零模式，且作为一个使能信号作用在编码解码系统的解码开始逻辑中。所以，编码数据时钟化至离散器/串行器中，离散器/串行器接着将连续的数据流分段成三位化代码字。

该离散器/串行器中的编码后的数据被提供到解码开始逻辑中。当编码PLL数据在离散器/串行器中被解码开始逻辑检测到，该解码开始逻辑产生一解码开始信号使得读时钟跳跃逻辑可行，且初始化解码流程。

尤其是，为了维持将数据从磁盘读入到编码解码系统200，和将数据写入到磁盘控制器201时的计时序列的正确性，读时钟跳跃逻辑通过清空预定的代码时钟脉冲将代码时钟率转换成数据位时钟率。解码开始逻辑和代码时钟跳跃逻辑均在下文中有更为详细的描述。本实施例中，代码时钟线207上的代码时钟率由数据同步器202B产生。

当编码解码系统200中的解码器使用时，来自离散器/串行器的每三位化的数据字被解码组合逻辑电路解码，两位数据字被载入离散器/串行器。然后，两位数据字通过NRZ线路212被连续地传输到磁盘控制器201。最初时，磁盘控制器201接收该PLL数据，然后是接收数据同步字节。但磁盘控制器201检测到数据同步字节，该编码数据被正确的分段和解码。所以，磁盘控制器201开始将线路212上接收的数据传输到缓存217。

图3是本实用新型编码解码系统200的更为详细的框图。编码解码系统200被包括在一单片集成电路中，例如，门阵列。但是，编码解码系统200可以集成部分或者全部的读写结合集成电路202的功能来构成单片集成电路。

如图3所示的编码解码系统200包括一时钟交换逻辑电路301、一读参考时钟复用器电路304、一写时钟跳跃逻辑电路310、一编码开始逻辑电路350、一解码电路370、一输入数据缓冲器381和一三态输出数据缓冲器380。

时钟交换逻辑电路301接收写门信号213、写时钟信号215和代码时钟信号207。时钟交换逻辑电路301产生两时钟选择信号，使写时钟信号302和代码时钟信号303可用。读参考时钟复用器304交换从写时钟215到代码时钟207的驱动读参考时钟线路211的信号源，反之，写门信号据此变化。如上所述，读参考时钟211将编码解码系统200和磁盘控制器201间的信号经过串行NRZ信号线路212时钟化。

当写门213激活时(本实施例中从低到高转变)，时钟交换逻辑电路301首先使得使能代码时钟信号303停止，即为高电平，与代码时钟信号207同步，然后驱动使能写时钟信号302为低电平，即活动的，与写时钟信号215同步。同样的，当写门213在完成一些操作后变成停止时(从高到低的转变)，时钟交换逻辑电路301首先使得写时钟信号302停止与写时钟信号215的同步，然后激活使能代码时钟信号303与代码时钟信号207同步。

请参阅图4，如果写门213不被主张时，即信号使得使能写时钟初步激活，连接到反相器405的线路213的下降沿对D触发器的时钟端产生一个正向沿。因此，D触发器416被时钟化，输出端Q为逻辑值1。

写门213变成低电平后，一时钟脉冲出现在代码时钟线路207上之后，触发器417的连接着与非门415的输出端Q为逻辑值1，且触发器418的连接着与非门415的输出端Q为逻辑值1。因此，与非门415的输出信号变成低电平。

来自与非门415的低电平信号使得D触发器410，411，412和413进入复位模式，这样使得使能时钟线路302上的信号被驱动到高电平，即停止。在代码时钟线路207的下一个时钟脉冲时，触发器418的输出端Q的信号变成高电平，所以与非门415的输出端变成高电平。在代码时钟线路207的下第三个时钟脉冲到来时，写门213变成低电平后，触发器419的终端Q变低电平，进而激活使能代码时钟线路303上的信号。

使能代码时钟线路303上的信号保持活动状态知道写门再次被主张，当写门213被主张时，线路213上有一上升沿到D触发器410的时钟端。所以，D触发器410被时钟化，逻辑值一出现在输出端D。在写门激活，写时钟线路215的一时钟脉冲到来后，触发器411的输出端Q到与非门414的信号为逻辑值1，且，触发器412到与非门414的信号为逻辑值1。所以，从与非门414的输出信号变低。

与非门414的低信号使得D触发器416，417，418和419进入复位模式，所以使能代码时钟线路303的信号被驱动到高，即停止。在写时钟线路215的下一个时钟到来时，触发器412的输出端Q变高，所以与非门414的信号也变高。在写门213激活后写时钟线路215上的第三个时钟到来时，触发器413的终端Q变低，继而激活使能写时钟线路302的信号。

在考虑读参考时钟复用器304(图3)的工作情况之前，先考虑分别驱动跳跃写时钟线路313和跳跃代码时钟线路323的写时钟跳跃逻辑310和的读时钟跳跃逻辑320是有益的。这两个电路都产生一清空伴随该电路的信号，所以未编码的数据和编码后的数据都以适合的频率时钟化。例如，写时钟跳跃逻辑310产生一信号来清空每个第三写时钟脉冲。

请参阅图5，开始时，编码开始逻辑341到与门523和524为低，这使得与门523和524的输出均为低。这些低信号通过D触发器525和526被写时钟线路215上的时钟脉冲时钟化。因此，触发器525和526的输出信号均为低。触发器526的输出端Q的低输出信号驱动跳跃写时钟线路313和编码器载入/保持线路311。触发器526的输出端Q驱动编码器移位线路312。线路312上的信号也为与门523和524的输入。

因此，最初跳跃写时钟线路313上的信号为低。当编码器开始信号341变为高时，来自与门523的输出信号变为高。图5B为写跳跃逻辑电路310的计时图。所以，触发器525的输出信号在写时钟线路215的下一个时钟到来时变高，继而驱动与门524的输出信号为高。与门524的高输出信号在下一个时钟到来时通过触发器526被时钟化到跳跃写时钟线路313和编码器载入/保持线路311。

但是，触发器526的终端Q的低信号将与门523和526的输出信号均驱动为低。因此，在下一个时钟脉冲到来时，跳跃写时钟线路313和编码器载入/保持线路311的信号变低。只要编码器开始信号是活动的则这个流程不断重复，所以对于每个第三时钟脉冲，跳跃写时钟线路313上产生一个时钟脉冲宽度至复用器304。所以，当编码器开始信号341为激活状态时，写跳跃逻辑电路310相当于一个以3为除数的同步计数器。同样的，编码器载入/保持线路311上的保持信号，在写时钟线路215的(n-m)时钟长的期间内的每个第m时钟到来之后产生。

请参阅图6A和图6B，读时钟跳跃逻辑电路320对代码时钟信号207所执行的功能与写时钟跳跃逻辑310对写时钟信号215执行的功能相同。电路320(图6A)的基本结构与电路310的基本结构相同。读时钟跳跃逻辑电路310的操作是为业界所熟知的。跳跃代码时钟线路323上的信号与解码器载入线路321上的信号是对解码器移位线路322上的信号的补充。因此，当解码器开始信号351为激活状态时，读跳跃逻辑电路320相当于以3为除数的同步计数器。

读时钟参考复用器304的操作在交换驱动从写时钟215到代码时钟207的读参考时钟线路211的信息源时的运作是以下列情况为基础：两个时钟选择信号为激活状态，和清空以适当的时钟跳跃信号选择的时钟信号。本实用新型的一个重要方面就是在时钟交换时，只有时钟脉冲的高或低部分被延伸。所以，执行读参考线路211上的时钟信号的交换时，不需要缩短任何时钟信号的时钟脉冲。

请参阅图7A和图7B，图7A是读参考时钟复用器的示意图。图7B是读参考时钟复用器304的计时图，其中开始时写门被主张，时钟交换逻辑(图3和图4)驱动使能写时钟信号302为激活状态，且如上所述的将使能代码时钟信号303驱动为低。

当使能代码时钟信号303为高时，非门722的输出被维持在低值且不能振荡。另一方面，使能写时钟信号302为低，这样就使得写时钟线路215的信号被选来驱动或门723和读参考时钟线路211。如图7B所示，读参考时钟线路211的信号最初与写时钟线路215的信号相反。

但是，当编码器开始信号341激活时，在写时钟线路215的每个第三时钟脉冲到来时，写时钟跳跃逻辑电路310在跳跃写时钟线路313上产生一个1值的时钟脉冲。如图7B所示，跳跃写时钟线路313上的清空1值的时钟脉冲，如读参考时钟线路211上的虚线所示。所以，对于通过写时钟信号215从编码器移位出来的每个三位码，磁盘控制器201通过读参考时钟信号211将两位码移出，且将该两位码通过写时钟信号215移入编码器。

在此，可结合参考上文对于代码时钟被使用时读参考时钟复用器304的操作的描述。在解码过程中，该使能代码时钟线路303是激活的，且跳跃代码时钟线路323清空代码时钟线路207的每个第三时钟脉冲。因此，对于代码时钟线路207的每三个时钟脉冲，读参考时钟线路211上有两个时钟脉冲。

在上文中，编码开始线路341只是假定为激活的。线路341上的信号被编码器开始逻辑341和写门Q信号342激活。

当写门213为停止状态时，触发器818和817被维持在复位模式。所以，线路341和342上的信号均为低。当写门213被主张时，写时钟线路215上的下一个时钟脉冲通过触发器818转移逻辑1信号，所以写门Q线路342上的信号被激活。

线路342上的低信号使得编码器360(图3)中的离散器处于复位模式。所以，线路342上的活动信号消除了离散器的复位模式。而且，如上所述，从写时钟跳跃逻辑电路310到编码器360的编码器移位线路312上的信号为活动的。所以，线路382上的NRZ写数据上的数据通过离散器被写时钟线路215上的信号移动。

线路342(图8)上的高信号也使得触发器817离开复位模式。但是，与门815的输出信号为低，所以编码器开始线路341的信号仍然为低。

在写门213被磁盘控制器201主张之后，磁盘控制器201通过NRZ数据线路212传输预定的数据序列。因为三态缓冲器380(图3)为高电阻状态，该预定的数据序列通过缓冲器381被传输到线路382中的NRZ写数据。该预定的数据序列被写时钟信号215时钟化到编码器360。

来自磁盘控制器201的预定的数据序列通过编码器360的离散器实现移位。离散器的第一四段的内容被提供至四根平行的总线上361A-361D进而到达编码器开始逻辑电路340。本实施例中，该预定的数据序列为四十个连续的“10”数据位(十个字节)，其中包括PLL序列。

开始的四位“1010”被编码器360检测，且被提供至四根平行总线361A-361D进而到达与门813和814，与门813和814接着均产生一高输入信号到与门815。从触发器818到与门815的第三输入信号也为高，所以从与门815到非门816的输出信号也变成高。非门816将高信号输入到触发器817的输入端D。在写时钟线路215的下一个时钟到来时，编码器开始线路341的信号好变成高。因为该高信号被锁存到触发器817并且通过非门217被反馈到输入端D，所以编码器开始线路341的信号仍然为活动的直到写门被停止主张。

如上所述，到达写时钟跳跃逻辑电路310(图3和图5A)的编码器开始线路341的高信号导致编码器载入/维持线路311在写时钟线路215的每第三时钟脉冲被激活，并且移位编码器线路312上的信号在写时钟线路215的每第三时钟脉冲停止活动。所以，编码器360开始对预定数据序列中其余的位数编码，还有该同步字，然后是该由磁盘控制器提供的实际数据，下文有更详细的描述。

请参阅图9，写门Q信号342被提供到五位的移位寄存器901中的触发器A-E的CLEAR(清零)端，该等端口为低电平有效，这样形成了一个离散器。因此，直到写门被主张后，移位寄存器901被维持在清零状态。但是，如上文所述，在写门被主张后的写时钟线路215上的第一时钟脉冲到来时，写门Q线路342的信号变高，移位寄存器901不再处在清零模式。

所以，预定的数据序列通过移位寄存器901被移位到到达编码合成逻辑903的总线361。当编码开始信号341激活时，编码器载入/维持信号311在时钟215的每第三个周期为高，该信号311是被用来维持寄存器901的输入端的“HOLD”状态的。同样，编码器移为信号312是编码器载入/维持信号311的补充，该信号被提供到移位寄存器的移位使能输入端“SH”。产生于晶体参考216的写时钟信号215将移位寄存器901中的每个触发器A-E时钟化。

所以，在预定的数据序列中的两个连续位在写时钟215的连续时钟周期的期间被移入移位寄存器901，然后该两数据位在写时钟215的第三个时钟周期被保持。在预定的序列和同步字之后，将被写入磁盘的数据连续地以同样的方式被移入到移位寄存器901中。

在图9中，数据从左往右移。所以，E位是移位寄存器中存在时间最久的数据位，A位是最新的数据位。C位和D位包含了当前正在编码的两位型数据字。A位和B位包含了下一个将要编码的两位型数据字。E位中含有先前被编码的两位型数据字的C位(最高有效位)。C位和D位被称作当前数据字。A位和D位被称作下一个数据字，先前数据字是当前数据字之前被处理的数据字。

从361A-361D端、移位寄存器901的A-E的905端的输出信号被供给到编码合成逻辑电路中。但是，编码器360为一个独立的单片电路会更佳。这样就不需要用到现有技术中用来编码的独立的ROM。移位寄存器904中C和D中的两位型数据的三位码字J，K，L被并联的通过线路911-913传输到作为串行器工作的三位移位寄存器904。

移位寄存器904中的数据被写时钟信号215上的信号从左到右地移位，从F位到H位。H位上的输出信号被反馈到移位寄存器904在F位上的串行输入信号。

和五位移位寄存器901一样，三位移位寄存器904接收编码器载入/维持信号312。但是，编码器载入/维持信号311被提供到移位寄存器904中的每个触发器F-H的“LD”(载入)端，解码器移位信号312每个触发器F-H的“SH”(移位)端。因此，移位寄存器901中的数据在每个第三时钟脉冲到来时被保持在触发器A-E中，最后一位数据在第三时钟脉冲到来时被移出移位寄存器904，三个新数据位同时从编码器合成电路902中并联地载入。移位寄存器三站F-H的三个输出信号被反馈到合成逻辑块902。所以，关于移位寄存器的“站”“位”和“触发器”在此交换地使用。

编码器合成逻辑电路902包括实现以下的编码翻译表1和表2的逻辑电路。编码方法是业界所熟知的(d，k：m，n)＝(1，7：2，3)或1，7运转周期限制编码。在这个编码方法中，两位数据字(m＝2)被映射到三位码字(n＝3)。该编码规则规定在编码后的数据位流(d＝1)的两个连续的“1”之间必须有至少一个“0”。这样使得符号间的干扰最小化。同时，1，7运转周期限制编码规则也要求编码后的数据位流具有至少7个连续的“0”(k＝7)。

在表1中，“两位型数据字”这一栏显示了两位型数据字的四种可能的组合。“三位型码字”一栏所显示的则是同一行的数据字所对应的编码后的三位码字。位D是从两位数据字中移入移位寄存器201中的第一位，位C是第二位。在本实施例中，位C被称作两位数据字的最高有效位，D位是最低有效位。也可以是，位C为第一位，位D为第二位。

来自编码器合成逻辑902的代码字的位J，K和L被并行地载入移位寄存器904。尤其是，位J，K，L被分别载入到移位寄存器位F，G和H。位H是移出移位寄存器204的第一位码，位J是最后被移出的一位。寄存器901也是同样定义的，所以，位F(位J)是最高有效位，位H(位L)为最低有效位。

表1

                    基础代码状态表

两位型数据字                           三位型码字

MSB             LSB              MSB                  LSB

C               D                J          K         L

0               0                1          0         0

0               1                1          0         1

1               0                0          1         0

1               1                0          0         1

在表1中，每一个三位型码字中都具有至少一个“1”且没有两个连续的“1”。任何会导致一个以“1”结尾的当前码字和以“1”开始的下一个码字的数据字的结合都是非法条件，这被称作冲突。所以，如果当前码字的最低有效位和前一个码字的最高有效位都为“1”的话，就会有冲突发生。

例如，当数据字样式“0101”根据表1被编码时，产生的码字为“101101”，这样就导致冲突。在此种情形下，下一个接着的数据字被编码，所以不会产生冲突，即下一个数据字被编码为“000”。所以，用表1来编码除非将产生冲突。因此，编码合成逻辑902决定是否会发生冲突，如果是则更改编码表。

表1中对码字的核查使得决定冲突发生的时间变得可能。冲突只有在前一个码字的最高有效位和当前码字的最低有效位都为“1”才会发生。这种情况只有在当前数据字的D位即最低有效位为“1”，和前一个数据字的最高有效位为“0”时才有可能发生。当这种数据序列出现时就使用特殊的编码规则进行编码。下文中将描述。

当检测到冲突时，当前数据字的码字就被“000”的码字替代。如果这样的冲突的码字仅仅被“000”取代，那解码就变得比较模糊。特别是，解码器370不能确定究竟是两个可能的数据字“CD＝01”和“CD＝11”中的哪个被代码字“000”取代了。数据字CD＝“01”通常被编码成码字JKL＝“101”，数据字CD＝“11”通常被编码成码字JKL＝“001”。这些情况下，当前码字的最低有效位都为1，与前一个以1结尾的码字冲突。

在这种情形下，数据字的最低有效位为1，但数据字的最高有效位可能为1或0。因此，当检测到冲突时仅仅用码字“000”替换并不足以明确地对已编码的数据进行解码的。必需提供额外的信息来区分了实际上是两个可能的数据字CD＝“01”或CD＝“11”中的哪个字产生代码字JKL＝“000”。在本实施例中，解决不确定性的问题所需要的信息就是在前一个码字中编码。

表1地编码中，检测到冲突和其导致的编码都由编码合成逻辑电路902根据以下地布尔表达式来执行。

Force zero value：FZ＝/E^*(F+G+H)^*D

First present code word bit L(LSB)：L＝/FZ*D

Second present code word bit K：K＝(C^*/D)+(A^*B^*/D)

Last present code word bit J(MSB)：J＝/FZ^*/C^*(/A+/B)

其中，“/”是逻辑非，“^*”是逻辑与，“+”是逻辑或。

表2列举出了移位寄存器901中可能会遇到的每个不同的数据组合。移位寄存器901的位A-E的内容分别列在A栏到E栏中。位C和D代表当前数据字。位E是当前数据字的最高有效位。位A和B代表下一个数据字。

FZ一栏代表有效零位，以下有更为详细的描述。J到K一栏代表根据被同行的先前的数据字和下一个数据字环绕的当前的数据字的布尔表达式所产生的码字。

重新调用一冲突，该冲突要求当前字的最低有效位D为1，且先前字的最高有效位E为零。当当前数据字的最高有效位C为零，且下一个字的最低有效位B为1时，情况也是同样的。因此，表2中的a，b，c和d行是不发生冲突的条件。因此，当前数据字是由编码器合成逻辑电路902使用如以上给出的布尔表达式的表1的规则对当前数据字进行编码。

e，f，g和h行所示的条件，另一方面，也是与当前数据字冲突的下一个数据字的正常编码的条件。在这些例子中，下一个数据字的最低有效位B为1，当前数据字的最高有效位C为0。因此，在每个例子中，下一个数据字被编码成“000”且当前字被编码，所以解码是明确的。表2

	下一个数据字		当前数据字		先前数据字的MSB		当前数据字的代码字
											MSB	LSB	MSB	LSB	MSB		MSB                          LSB
	A	B	C	D	E	FZ	J	K	L
										a	X	0	0	0	X	X	1	0	0
b	X	0	0	1	1	0	1	0	1
										c	X	X	1	0	X	X	0	1	0
d	X	X	1	1	1	0	0	0	1
										e	0	1	0	0	X	X	1	0	0
f	0	1	0	1	1	0	1	0	1
										g	1	1	0	0	X	X	0	1	0
h	1	1	0	1	1	0	0	0	1
										i	X	X	X	1	0	1	0	0	0

特别是，当前数据字的码字的最高有效位J作为下一个数据字的最高有效位的补码被编码。下文的讨论有助于对解码器合成逻辑电路902的运作的理解。逻辑电路902实际执行的运作专门地被以上给出的布尔表达式控制。

在e行，当前数据字“00”字作为码字“100”正常地被编码。但是，因为检测到一个冲突条件，码字中的最高有效位“1”被作为下一个数据字的最高有效位A即为0补码被编码。因为0的补码为1，当前数据字“00”的码字不变。

在f行，当前数据字“01”作为数据字“101”被正常编码。但是，因为检测到一个冲突条件。码字的最高有效位1作为下一个数据字的最高有效位A的补码进行编码，A为0。因为0的补码为1，当前数据字“01”的码字不变。

在g行，当前数据字“00”通常作为码字“100”被编码。但是，因为检测到一个冲突条件，码字的最高有效位1作为下一个数据字的最高有效位A的补码进行编码，A为1。因为1的补码为0，当前数据字“01”的码字被变成码字“000”。但是，下一个数据字也被编码成“000”。

所以，如果数据序列为“00”，“11”，“00”、“xx”，这将影响七个编码零的最大限制值。因为数据流“00”，“11”，“00”的数据流将被编码成“100”，“000”，“000”，这样就有8个连续的0。而且，如果数据字“xx”为“11”，这就有十个连续的0。所以，在这种情况下，即下一个数据字为“11”且当前数据字为“00”，码字中的最高有效位为下一个数据字的最高有效位的补码。码字的中间位被驱动到1。通过以上给出的布尔表达式的检查表明这是真正的结果。

在h行，当前数据字“01”通常作为码字“101”被编码。但是，因为检测到一冲突条件，码字的最高有效位1作为下一个数据字的最高有效位的补码补码进行编码，位A为1，因为0的补码为1，当前数据字“01”变成“001”。

最后，当检测到冲突条件时，行i以码字“000”表示将当前数据字的编码。

布尔等式FZ的补码使得最高有效位和最低有效位为零，其补码使得最高有效位和最低有效位为零，且需要移位寄存器904中的先前数据字的值。所以，当先前代码字位F，G和H串行地被移出来时，三位移位寄存器中的内容再循环。因为移出的H位被反馈到位F的串行输入。

所以，在写时钟215的最后一个时钟周期，编码器载入维持信号311并行将合成逻辑电路902的输出信号J，K，L载入到三位移位寄存器904中。移位器904还包含了先前数据字的先前数据字F，G和H。该代码字被反馈到编码器合成逻辑电路902，所以该合成逻辑可根据布尔表达式输出代码位J，K和L。

请参阅图10，图10编码器电路360(图3)的详细的电路图。虚线盒B1中包含的是五位移位寄存器901。虚线盒B2中包含的是编码器合成逻辑电路902，虚线盒B3中包含的是三位移位寄存器904在。

在五位移位寄存器901中，该第一站即位A包括一个移步可复位的D型触发器。与门1001和或门1003将触发器1004的输出端Q的信号反馈到触发器1004的输入端D，所以当编码器载入保持信号311为高时，编码器移位信号312为低。

当编码器载入/保持信号311为低且编码器移位信号312为高时，另外，与门1002和或门1003形成一个从NRZ写数据线382到D触发器1004的输入端D的串行载入输入路径。移位寄存器901的每个其余位B-E具有与位A通信的电路。

在三位移位寄存器904中，第一站即位F，包括触发器1014。当编码器载入/保持信号为311为高和编码器移位信号312为低时，与门1011和或门1013形成一个到触发器1014的输入端的载入路径。如果，编码器载入/维持信号311为低且编码器移位信号312为高时，与门1012和或门1013形成一个到D触发器1014的串行输入端D的输入路径。移位寄存器904的其他站G和H也类似此样。

当完成到磁盘的写之后，磁盘控制器201放弃对写门的主张。所以，时钟交换逻辑电路301(图3和图4)将读参考时钟线路211的时钟信号从写时钟215换到代码时钟207。当主机请求磁盘的数据时，磁盘控制器201在接收到线路219上的扇区脉冲信号后的一个周期内在线路210产生一个读门信号到数据同步器202B。当读写合成集成电路202的数据同步器202B在线路210接收到读门信号后，数据同步器202B开始寻找一个前置序列，即编码数据“010010……”中的PLL序列。

当该前置序列被数据同步器202B检测到时，例如，通常四个被编码的PLL数据字节，一个前置序列检测信号被发送到线路209上的编码解码系统200。如图3所示，该前置序列检测信号驱动解码器开始逻辑350。

请参阅图11，图11是解码器开始逻辑电路350的详细示意图，解码器开始逻辑电路350产生解码器开始信号351和前置序列检测Q信号352。当前序检测信号209停止时，触发器1104和1106被维持在复位模式。所以，线路351和352的信号全都为低。当前置序列检测信号209激活时，代码时钟线路207的下一个时钟信号将逻辑1传输到触发器1104，所以前置序列检测Q线路352的信号激活。

下文有更完整的描述，低信号将离散器/串行器的前六位保持在处于复位模式中的解码器370中。因此，线路352上的活动信号移除了了离散器/串行器的前六位的复位状态。而且，如上所述，从读时钟跳跃逻辑电路320到解码器370的解码器移位线路322的信号被激活。因此，代码数据线208上的数据被代码时钟线路207上的信号移入到离散器/串行器。

线路352，如图11所示，上的高信号也触发器1106离开复位模式。但是，与门1103的输出信号为低，所以解码器开始线路351保持低。数据线路208上的来自磁盘的已编码的数据序列被移入到编码器370的移位寄存器1201中，移位寄存器第一站的内容被提供到连接着编码器开始逻辑电路350的六根并行总线371A-371F。在本实施例中，该预定的数据序列被编码成“010010……”。但是，时间数据没有被提供到来自解码器370的NRZ数据读出线路372。

该六位“010010”被解码器检测到并且通过线路371A-371D提供到与门1101和1102，接着与门1101和1102都产生一个高信号到与门1103。从与门1103到或门1105的输出信号变高。

或门1105将该高输入信号输入到触发器1106的输入端D。在时钟线路207的下一个时钟脉冲到来时，解码器开始线路351上的信号变成高。因为该高信号被锁存到触发器1106且通过或门被反馈到输入端D，解码器开始线路351上的信号保持活动的直到前置序列检测信号被放弃主张。

如上所述，解码器开始线路351上的高信号，连接着读时钟跳跃逻辑电路320(图3和6A)的解码器开始线路351上的高信号导致解码器载入线路321在代码时钟线路207的每个第三时钟激活。所以，解码器370开始编码数据的预定序列的剩余位，该解码同步字，然后是实际的来自磁盘的实际编码数据。

请参阅图12，图12是解码器370的框图。前置序列Q信号352被提供到七位移位寄存器1201的触发器M-S的清零端，该清零被激活成低，寄存器1201为一离散器/串行器。解码器开始信号351被提供到移位寄存器1201的触发器T的清零端，该清零端被激活成低。

因此，移位寄存器1201的位M-S被维持在清零状态直到前置序列检测信号被主张。但是，如上所述，前置序列检测信号被检测到之后的代码时钟线路207的第一时钟脉冲到来时，前置检测Q线路352变高，所以移位寄存器1201的位M-S不再处在清零模式。

所以，预定的编码数据序列通过移位寄存器1201的M-S位到线路371。当解码器开始信号351变成活动时，解码器载入信号321被提供到寄存器901的位S和T的载入输入端“LD”，该信号在代码时钟207的第三时钟周期为高。同样，解码器移位信号322被提供到移位寄存器1201的使能输入端“SH”位S和T，该解码器移位信号322为解码字载入信号321的补码。移位寄存器1201位T上的清零信号落下。数据同步器202B(图2)的代码时钟信号207将移位寄存器1201的触发器A-T时钟化。所以，数据被移入移位寄存器1201，这在下文中有更详细的描述。解码后的数据在NRZ读数据输出线路372上被移处。

请参阅图12，数据被从左往右移。所以，位T是移位寄存器1201中的编码数据的存在时间最久的位，且M位是最新的位。位Q，R和S包括了当前被解码的三位码字，其中位Q是最高有效位，位S是最低有效位。位M，N和P包括了下一个解码的三位码字，其中M是最高有效位，位P是最低有效位。位T包含了先前解码的三位码字的最高有效位Q。位Q，R和S被成称作当前码字。位M，N和P被称作下一个码字，先前码字就是指在当前码字前处理的码字。

线路371A-371F，和寄存器1201的七位M-T的1205被并行提供到解码器合成逻辑电路1202，下文有更详细的描述。但是，解码器370与编码解码系统200的其他的电路单独在一集成电路中会更佳，这样可以省去分开的ROM和现有技术中用来解码的多个移位寄存器。

当解码器载入线路321的信号被激活时，对应于移位寄存器1201中的位Q，R和S中的三位码字的来自解码器合成逻辑电路1202的两位数据字U，V通过输出线路1203和1204被并行载入到移位寄存器1201中的位S和T。如下文所述，对下一个码字节码只需要当前码字的最高有效位。因此，只有位Q必须被保留。数据字U和V和下一个码字被载入到移位寄存器1201，数据字U和V通过NRZ读数据输出线372被移出。但下一个码字在当前码字的位置时，位Q被移到位T，且数据字被移出。

解码器合成逻辑电路1202根据下列布尔表达式对当前码字进行解码：

零值：Z＝(P+N+M)

数据字的V位(最低有效位)：V＝(/R^*S)+(/Q^*/R)

数据字的U位(最高有效位)：U＝(Z^*S^*/R^*/Q)+(Z^*/S^*R^*/Q)+(/Q^*/R^*/S^*/T)

其中“/”是逻辑非，“^*”是逻辑与，“+”是逻辑或。

解码器合成逻辑电路1202的运作可通过表3中的例如显示：表3

            当前码字                        先前码      当前解码后数据字

                                            字的最

                                            高有效

                                            位

   零值       MSB             LSB           MSB           MSB       LSB

   M+N+P      Q       R       S                           U         Vj.     X          1       0       0             X             0         0k.     X          1       0       1             X             0         1l.     1          0       1       0             X             1         0m.     1          0       0       1             X             1         1n.     0          0       1       0             X             0         0o.     0          0       0       1             X             0         1p.     X          0       0       0             0             1         1q.     X          0       0       0             1             0         1

在表3中，“零值”一栏是下一个码字中的位之间的逻辑或值。如果逻辑或的值为零，则表示有一个冲突存在，所以当前码字采用以上所述的特殊编码方法进行编码。所以下一个码字可以准确地被编码。表3的其他栏上自带了解释性的说明。每一行显示了移位寄存器1201的配置和由解码器合成逻辑电路1202产生的对应的数据字U，V。

表3的j和k行分别对应了表2的e和f行，不管是否有冲突发生都撤回数据字“00”的码字“100”，因为0的补码为1，且冲突能发生的唯一条件是下一个数据字的最高有效位为0。同样的，不管是否有冲突发生都撤回数据字“01”的码字“101”，因为0的补码为1，且冲突能发生的唯一条件是下一个数据字的最高有效位为0。因此码字“100”和“101”的解码是直接易懂的。

表3的1行和m行的码字被正常地编码，因为下一个码字并非“000”。所以，不会检测到冲突，且数据字被正常编码。

在行n和o，下一个字的逻辑或函数为逻辑零值，这表示检测到一个冲突，所以需要使用特殊的编码方法。当检测到一个冲突时，为了不违反最多有7个连续0的规则撤回被编码成“010”的数据字“00”。以上布尔表达式的检查表示当码字为“010”，下一个码字的逻辑或函数为“0”及码字“010”被解码成“00”。

对于o行，布尔表达式也产生正确的结果。但是，在这种情况下，因为下一个码字为“000”，当前码字的最高有效位的补码被最高有效位替换，其产生的码字被解码。因此，码字“001”变成“101”，被解码成“01”。

在p和q行，当前码字是“000”。如以上所述，使“000”产生的数据字的最低有效位为“1”。因此，p和q行的V位为“1”。为了确定数据字的最高有效位，取得先前码字的最高有效位的补码。所以，p和q行的U位解码后就是表3中的位T的补码。

请参阅图13，图13为解码器370的详细示意图。虚线盒B4中所含的是七位移位寄存器1201，但是解码器合成逻辑电路1202被包含在虚线框5中。移位寄存器1201中的D触发器M-S的异步清零端连接着前置序列检测Q信号352。移位寄存器1201的T触发器的异步清零端连接着解码开始信号351。

在七位移位寄存器1201中，第六站S包括一触发器1304。当解码器载入信号321为高且解码器移位信号322为低时，与门1302和或门1303形成通往触发器1304的输入端D。如果，解码器字载入信号321为低且解码器移为信号322为高时，与门1301和或门1303形成通往触发器1304输入端D的串行输入路径。移位寄存器1201的位T也是类似的结果。触发器1308的输出端Q连接着NRZ读数据线路372。

虚线框B5中的解码器合成逻辑电路1202，接收虚线框B4中的七位移位寄存器1201的七位M-S每位的输出信号。解码器合成逻辑电路1201有两个输出信号U和V，信号U和V分别驱动线路1203和1204。线路1203连接着与门1302的一输入端，显露1204连接着与门1306的一输入端。

请参阅图14，图14是写入磁盘的初始阶段编码解码系统200的时序图。图14的顶部的第一图形是写时钟信号215，第二图形是读参考时钟信号211。开始时，代码时钟信号207正驱动信号211，该时钟信号被时钟交换锁301改变成写时钟信号215。

第三图形是到读参考时钟复用器304的跳跃写时钟信号313。当跳跃写时钟信号313被激活时，读参考时钟信号211上的一时钟脉冲下落。

第四图形是来自磁盘控制器的NRZ数据212。因此，这个信号图形代表编码器360的输入信号串行数据流。该串行数据流中的各种由离散器901产生的数据字被标上1-D，2-D，……。因此，第一高数据字为“1010101010111001”。

位于NRZ数据信号212下方的五个信号图形表示离散器901的五位的输出信号。图14底部的图形为编码数据214的串行数据流。该等码字被标为1-C，2-C，……。

Claims (10)

1.一种运转周期限制的编码解码系统，其特征在于：其包括一离散器电路、一编码逻辑电路和一n位离散器电路，所述的离散器电路结合一串行数据流工作，具有若干并行输出端和一个时钟端，且将所述的数据流分段成m位数据字；所述的编码逻辑电路连接着所述的离散器的并行输出端，且具有若干并行输出端，并将所述的m位数据字转换成n位码字；所述的n位离散器电路连接着所述的编码逻辑电路的并行输出端，且具有一个时钟端和一个串行输出端，所述的离散器电路将所述的n位码字转换成一串行数据流，所述的串行数据流被提供到所述的n位离散器的串行输出端。

2.如权利要求1所述的运转周期限制的编码解码系统，其特征在于：其进一步包括一时钟源，结合所述的离散器电路时钟端工作，用来对通过所述的离散器电路的n位码字以第一时钟率时钟化，其中，所述第一时钟率包括一写时钟率。

3.如权利要求2所述的运转周期限制的编码解码系统，其特征在于：其进一步包括一装置，所述装置结合所述的第一时钟源工作，为了清空所述的第一时钟源的每个第m时钟之后的(n-m)个时钟脉冲，进而产生一第二时钟率，其中所述的第二时钟源用来提供所述的串行数据流到所述的离散器电路，且所述的第二时钟率包括一数据位时钟率。。

4.如权利要求1所述的运转周期限制的编码解码系统，其特征在于：所述的离散器电路是一(2m+1)位的移位寄存器，所述的移位寄存器具有一保持端。

5.如权利要求4所述的运转周期限制的编码解码系统，其特征在于：其进一步包括一装置，所述装置连接着所述的保持端的工作，且连接着一具有一时钟周期的时钟脉冲的时钟源，用来在(n-m)时钟周期的每个第m时钟脉冲产生一保持信号。

6.如权利要求4所述的运转周期限制的编码解码系统，其特征在于：所述的离散器电路进一步包括一串行输入端，其中所述的离散器电路的串行输出端连接着所述的离散器电路的输入端，当所述的n位码字移出所述的离散器时，所述的n位码字同时所述的离散器电路再循环。

7.如权利要求1所述的运转周期限制的编码解码系统，其特征在于：其进一步包括：离散器/串行器电路，连接着编码数据的串行数据流，且具有若干个并行输入端，和一串行输出端，其中所述的离散器/串行器电路将所述的编码后的串行数据流分段成n位码字，且在所述的串行输出端产生一m位数据字的串行数据流；解码逻辑电路，连接到所述的离散器/串行器的所述的并行输出端，且具有若干并行输出端，该等并行输出端连接着所述的离散器/串行器的所述的并行输入端，所述的解码逻辑电路装置将一n位码字转换成m位数据字。

8.如权利要求7所述的运转周期限制的编码解码系统，其特征在于：所述的离散器/串行器电路包括一(2n+1)位的移位寄存器。

9.如权利要求7所述的运转周期限制的编码解码系统，其特征在于：m为2，且所述的解码逻辑电路的若干输出端包括一第一端U和第二端V。

10.如权利要求9所述的运转周期限制的编码解码系统，其特征在于：n为3，且所述的离散器/串行器电路包括通过通过T的M，N和P。

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