CN220773583U - 一种连接电路、电路板以及连接装置 - Google Patents

Abstract

本实用新型涉及一种连接电路、电路板以及连接装置，其中，连接电路包括：第一端口组、第二端口组、第三端口组、电源连接子电路和信号连接子电路，第一端口组、第二端口组和第三端口组根据预设端口排列规则，分别设置有至少一个电源端口以及多个信号端口，第一端口组的电源端口分别通过两个电源连接子电路与第二端口组和第三端口组的电源端口单独连接，第一端口组的信号端口分别通过两个信号连接子电路与第二端口组和第三端口组的信号端口单独连接，电源连接子电路与信号连接子电路连接，包含该连接电路的电路板和连接装置能够及时切换满足应用场景需求的不同操作系统，提高应用场景需求的响应速度。

Description

一种连接电路、电路板以及连接装置

技术领域

本实用新型涉及计算机技术领域，特别是涉及一种连接电路、电路板以及连接装置。

背景技术

随着人工智能的发展、后期渲染或其他应用场景需求的增长，以图形卡为主的算力市场供不应求。其中，应用场景包含但不局限于以下几种情况：Linux操作系统和配套环境包满足的应用场景，Windows操作系统和微软相关应用满足的应用场景，Windows操作系统和Linux操作系统之外的其他终端设备操作系统满足的应用场景。

图形卡所在算力设备的现有操作系统不能同时满足其他操作系统应用场景的需求，如果图形卡需要满足另一种与现有操作系统不同的应用场景需求时，需要更换图形卡所在算力设备的操作系统，多种操作系统难以短时间切换，无法及时满足应用场景的切换需求。

实用新型内容

基于此，本实用新型提供了一种连接装置，能够及时切换满足应用场景需求的不同操作系统，提高应用场景需求的响应速度。

第一方面，提供一种连接电路，包括：第一端口组、第二端口组、第三端口组、电源连接子电路和信号连接子电路；

第一端口组、第二端口组和第三端口组根据预设端口排列规则，分别设置有至少一个电源端口以及多个信号端口；

第一端口组的至少一个电源端口连接于一个电源连接子电路的一端，第二端口组的至少一个电源端口连接于一个电源连接子电路的另一端，第一端口组的多个信号端口通过信号连接子电路与第二端口组的多个信号端口连接，一个电源连接子电路的第一电压输出端与信号连接子电路的第一控制端电性连接；一个电源连接子电路的第二电压输出端与信号连接子电路的第二控制端电性连接；

第一端口组的至少一个电源端口连接于另一个电源连接子电路的一端，第三端口组的至少一个电源端口连接于另一个电源连接子电路的另一端，第一端口组的多个信号端口还通过信号连接子电路与第三端口组的多个信号端口连接，另一个电源连接子电路的第一电压输出端与信号连接子电路的第一控制端电性连接；一个电源连接子电路的第二电压输出端与信号连接子电路的第二控制端电性连接。

根据本实用新型实施例中一种可实现的方式，多个信号端口包括：第一信号端口、第二信号端口以及第三信号端口；

信号连接子电路包括：第一信号连接子电路、第二信号连接子电路以及第三信号连接子电路；

每个第一端口组的第一信号端口与一个第一信号连接子电路的一端电性连接，一个第一信号连接子电路的另一端与第二端口组的相应第一信号端口电性连接；

每个第一端口组的第一信号端口还与另一个第一信号连接子电路的一端电性连接，另一个第一信号连接子电路的另一端与第三端口组的相应第一信号端口电性连接；

每个第一端口组的第二信号端口与一个第二信号连接子电路的一端电性连接，一个第二信号连接子电路的另一端与第二端口组的相应第二信号端口电性连接；

每个第一端口组的第二信号端口还与另一个第二信号连接子电路的一端电性连接，另一个第二信号连接子电路的另一端与第三端口组的相应第二信号端口电性连接；

每个第一端口组的第三信号端口与一个第三信号连接子电路的一端电性连接，一个第三信号连接子电路的另一端与第二端口组的相应第三信号端口电性连接；

每个第一端口组的第三信号端口还与另一个第三信号连接子电路的一端电性连接，另一个第三信号连接子电路的另一端与第三端口组的相应第三信号端口电性连接。

根据本实用新型实施例中一种可实现的方式，每个第一信号连接子电路包括：第一晶体管，第一二极管，第一晶体管具有：第一晶体管第一极、第一晶体管第二极、第一晶体管第三极；

第一晶体管第三极作为第一信号连接子电路的一端，第一晶体管第二极与第一二极管的阴极电性连接，第一二极管的阳极作为第一信号连接子电路的另一端；

每个第一晶体管第一极连接后作为第一控制端。

根据本实用新型实施例中一种可实现的方式，每个第二信号连接子电路包括：第二晶体管，第二二极管，第二晶体管具有：第二晶体管第一极、第二晶体管第二极、第二晶体管第三极；

第二晶体管第二极作为第二信号连接子电路的一端，第二晶体管第三极与第二二极管的阳极电性连接，第二二极管的阴极作为第二信号连接子电路的另一端；

每个第二晶体管第一极相互连接。

根据本实用新型实施例中一种可实现的方式，每个第三信号连接子电路包括：第三晶体管，第三晶体管具有：第三晶体管第一极、第三晶体管第二极、第三晶体管第三极；

第三晶体管第二极作为第三信号连接子电路的一端，第三晶体管第三极作为第三信号连接子电路的另一端；

每个第二晶体管第一极和每个第三晶体管第一极相互连接后，作为第二控制端。

根据本实用新型实施例中一种可实现的方式，电源连接子电路包括保险丝、电容和第三二极管；

第三二极管的阴极作为电源连接子电路的一端，第三二极管的阳极与保险丝的一端以及电容的一端电性连接，保险丝的另一端作为电源连接子电路的另一端，电容的另一端接地。

根据本实用新型实施例中一种可实现的方式，电源连接子电路还包括第一电阻和第二电阻；

第一电阻的一端与第三二极管的阳极电性连接，第一电阻的另一端作为第一电压输出端；

第二电阻的一端与第三二极管的阳极电性连接，第二电阻的另一端作为第二电压输出端。

根据本实用新型实施例中一种可实现的方式，第一晶体管为N沟道金氧半场效晶体管。

第二方面，提供了一种电路板，包括第一方面的连接电路、第一连接器、第二连接器以及第三连接器；

第一连接器，用于连接图形卡，其针脚排列方式与第一端口组中的端口一一对应，其针脚与相应的端口之间形成电性连接；

第二连接器，用于连接第一算力设备，其针脚排列方式与第二端口组中的端口一一对应，其针脚与相应的端口之间形成电性连接；

第三连接器，用于连接第二算力设备，其针脚排列方式与第三端口组中的端口一一对应，其针脚与相应的端口之间形成电性连接。

第三方面，提供了一种连接装置，包括第二方面的电路板；

其中，第一连接器与图形卡连接，第二连接器或第三连接器与第一算力设备或第二算力设备连接。

根据本实用新型实施例所提供的技术内容，连接电路包括：第一端口组、第二端口组、第三端口组、电源连接子电路和信号连接子电路，第一端口组、第二端口组和第三端口组根据预设端口排列规则，分别设置有至少一个电源端口以及多个信号端口，第一端口组的至少一个电源端口连接于一个电源连接子电路的一端，第二端口组的至少一个电源端口连接于一个电源连接子电路的另一端，第一端口组的多个信号端口通过信号连接子电路与第二端口组的多个信号端口连接，一个电源连接子电路的第一电压输出端与信号连接子电路的第一控制端电性连接，一个电源连接子电路的第二电压输出端与信号连接子电路的第二控制端电性连接，第一端口组的至少一个电源端口连接于另一个电源连接子电路的一端，第三端口组的至少一个电源端口连接于另一个电源连接子电路的另一端，第一端口组的多个信号端口还通过信号连接子电路与第三端口组的多个信号端口连接，另一个电源连接子电路的第一电压输出端与信号连接子电路的第一控制端电性连接，一个电源连接子电路的第二电压输出端与信号连接子电路的第二控制端电性连接，能够切换第一端口组与第二端口组和第三端口组之间的连接关系。

附图说明

图1为本实用新型一个实施例中连接电路的示意图；

图2为本实用新型一个实施例中第一端口组和第二端口组的端口连接的电路图；

图3为本实用新型一个实施例中第一端口组和第三端口组的端口连接的电路图；

图4为本实用新型一个实施例中第一端口组和第二端口组中PCIEx1接口之间的连接电路图；

图5为本实用新型一个实施例中第一端口组和第二端口组中PCIEx4接口之间的连接电路图；

图6为本实用新型一个实施例中第一端口组和第二端口组中PCIEx8接口之间以及PCIEx16接口之间的简略连接电路图；

图7为本实用新型一个实施例中电路板的示意图；

图8为本实用新型一个实施例中连接装置的示意图。

具体实施方式

以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

图1示出了本实用新型一个实施例提供的连接电路的示意图。如图1所示，该电路包括：第一端口组110、第二端口组120、第三端口组130、电源连接子电路140和信号连接子电路150。

第一端口组110、第二端口组120和第三端口组130分别有两组端口，每组端口可以包含82个端口，该端口为PCIE接口，可以将每组端口的1-18端口设置为每个端口组的PCIEx1接口，将每组端口的19-32端口设置为每个端口组的PCIEx4接口，将每组端口的32-49端口设置为每个端口组的PCIEx8接口，将每组端口的50-82端口设置为每个端口组的PCIEx16接口。

第一端口组110通过一个电源连接子电路140和信号连接子电路150与第二端口组120连接，第一端口组110通过另一个电源连接子电路140和信号连接子电路150与第三端口组130连接。

如图2和图3所示，第一端口组110、第二端口组120和第三端口130组根据预设端口排列规则，分别设置有至少一个电源端口101以及多个信号端口102。

预设端口排列规则为根据高速串行计算机扩展总线标准PCIE协议预先设置的规则，根据预设端口排列规则设置端口组的每个端口的功能定义，可以将端口设置为电源端口或者信号端口等。

第一端口组110的至少一个电源端口101连接于一个电源连接子电路140的一端，第二端口组120的至少一个电源端口101连接于一个电源连接子电路140的另一端，第一端口组110的多个信号端口102通过信号连接子电路150与第二端口组120的多个信号端口102连接，一个电源连接子电路140的第一电压输出端141与信号连接子电路150的第一控制端151电性连接；一个电源连接子电路140的第二电压输出端142与信号连接子电路150的第二控制端152电性连接。

第一端口组110的至少一个电源端口101连接于另一个电源连接子电路140的一端，第三端口组130的至少一个电源端口101连接于另一个电源连接子电路140的另一端，第一端口组110的多个信号端口102还通过信号连接子电路150与第三端口组130的多个信号端口102连接，另一个电源连接子电路140的第一电压输出端141与信号连接子电路150的第一控制端151电性连接；一个电源连接子电路140的第二电压输出端142与信号连接子电路150的第二控制端152电性连接。

具体地，多个信号端口102包括：第一信号端口、第二信号端口以及第三信号端口。

信号连接子电路140包括：第一信号连接子电路、第二信号连接子电路以及第三信号连接子电路。

信号连接子电路包括晶体管和二极管，其中，包括晶体管和二极管且二极管与第二端口组或者第三端口组的支路为第一信号连接子电路，包括晶体管和二极管且二极管与第一端口组的支路为第二信号连接子电路，仅包括晶体管的支路为第三信号连接子电路。

根据信号端口与信号连接子电路的连接关系将多个信号端口划分第一信号端口、第二信号端口和第三信号端口，将与第一信号连接子电路连接的信号端口划分为第一信号端口，将与第二信号连接子电路连接的信号端口划分为第二信号端口，将与第三信号连接子电路连接的信号端口划分为第三信号端口。

每个第一端口组的第一信号端口与一个第一信号连接子电路的一端电性连接，一个第一信号连接子电路的另一端与第二端口组的相应第一信号端口电性连接。

每个第一端口组的第一信号端口还与另一个第一信号连接子电路的一端电性连接，另一个第一信号连接子电路的另一端与第三端口组的相应第一信号端口电性连接。

每个第一端口组的第二信号端口与一个第二信号连接子电路的一端电性连接，一个第二信号连接子电路的另一端与第二端口组的相应第二信号端口电性连接。

每个第一端口组的第二信号端口还与另一个第二信号连接子电路的一端电性连接，另一个第二信号连接子电路的另一端与第三端口组的相应第二信号端口电性连接。

每个第一端口组的第三信号端口与一个第三信号连接子电路的一端电性连接，一个第三信号连接子电路的另一端与第二端口组的相应第三信号端口电性连接。

每个第一端口组的第三信号端口还与另一个第三信号连接子电路的一端电性连接，另一个第三信号连接子电路的另一端与第三端口组的相应第三信号端口电性连接。

作为一种可实现的方式，每个第一信号连接子电路包括：第一晶体管，第一二极管，第一晶体管具有：第一晶体管第一极、第一晶体管第二极、第一晶体管第三极；

第一晶体管第三极作为第一信号连接子电路的一端，第一晶体管第二极与第一二极管的阴极电性连接，第一二极管的阳极作为第一信号连接子电路的另一端；

每个第一晶体管第一极连接后作为第一控制端。

其中，第一晶体第一极为栅极，第一晶体管第二极为漏极，第一晶体管第三极为源极。

第一晶体管的源极作为第一信号连接子电路的一端与第一端口组的第一信号端口连接，第一晶体管的漏极与第一二极管的阴极电性连接，第一二极管的阳极作为第一信号连接子电路的另一端与第二端口组的第一信号端口或者第三端口组的第一信号端口电性连接。每个晶体管的栅极连接后作为第一控制端与电源连接子电路连接。

作为一种可实现的方式，每个第二信号连接子电路包括：第二晶体管，第二二极管，第二晶体管具有：第二晶体管第一极、第二晶体管第二极、第二晶体管第三极；

第二晶体管第二极作为第二信号连接子电路的一端，第二晶体管第三极与第二二极管的阳极电性连接，第二二极管的阴极作为第二信号连接子电路的另一端；

每个第二晶体管第一极相互连接。

其中，第二晶体第一极为栅极，第二晶体管第二极为漏极，第二晶体管第三极为源极。

第二晶体管的漏极作为第二信号连接子电路的一端与第二端口组的第二信号端口或者第三端口组的第二信号端口电性连接，第二晶体管的源极与第二二极管的阳极电性连接，第二二极管的阴极作为第二信号连接子电路的另一端与第一端口组的第一信号端口。每个第二晶体管的栅极相互连接。

作为一种可实现的方式，每个第三信号连接子电路包括：第三晶体管，第三晶体管具有：第三晶体管第一极、第三晶体管第二极、第三晶体管第三极；

第三晶体管第二极作为第三信号连接子电路的一端，第三晶体管第三极作为第一信号连接子电路的另一端；

每个第二晶体管第一极和每个第三晶体管第一极相互连接后，作为第二控制端。

其中，第三晶体第一极为栅极，第三晶体管第二极为漏极，第三晶体管第三极为源极。

第三晶体管的漏极作为第三信号连接子电路的一端与第一端口组的第三信号端口电性连接，第三晶体管的源极作为第三信号连接子电路的另一端与第二端口组的第三信号端口或者第三端口组的第三信号端口电性连接，每个第二晶体管第一极和每个第三晶体管第一极相互连接后，作为第二控制端与电源连接子电路连接。

每个端口组的端口根据PCIE协议设置其输出电压，输出电压包括高电平和低电平，根据流向晶体管的电压方向设置与晶体管连接的二极管。当电压方向由高到低从晶体管的漏极流向源极时，需要设置二极管以防晶体管被击穿，当电压方向由低到高从晶体管的漏极流向源极时，无需设置二极管。

需要说明的是，第一晶体管、第二晶体管和第三晶体管可以为N沟道金氧半场效晶体管。

作为一种可实现的方式，电源连接子电路包括保险丝、电容和第三二极管；

第三二极管的阴极作为电源连接子电路的一端，第三二极管的阳极与保险丝的一端以及电容的一端电性连接，保险丝的另一端作为电源连接子电路的另一端，电容的另一端接地。

第三二极管的阴极作为电源连接子电路的一端与第一端口组的至少一个电源端口连接，第三二极管的阳极与保险丝的一端以及电容的一端电性连接，电容的另一端接地，保险丝的另一端作为电源连接子电路的另一端与第二端口组或第三端口组的至少一个电源端口连接。

作为一种可实现的方式，电源连接子电路还包括第一电阻和第二电阻；

第一电阻的一端与第三二极管的阳极电性连接，第一电阻的另一端作为第一电压输出端，其电压控制第一晶体管的导通。

第二电阻的一端与第三二极管的阳极电性连接，第二电阻的另一端作为第二电压输出端，其电压控制第二晶体管和第三晶体管的导通。

当向第二端口组或者第三端口组供电时，电压通过保险丝、第一电阻和第二电阻流向晶体管的栅极，作为晶体管的开启电压，导通第一晶体管、第二晶体管和第三晶体管的源极和漏极，使得第一端口组与第二端口组或者第三端口组连接。其中，第一二极管、第二二极管和第三二极管可以防止电流反向击穿，起到保护电路的作用。电压通过电容连接GND地线。

在一些实施例中，如图4所示，第一信号连接子电路包括第一晶体管和第一二极管，其中，第一晶体管包括晶体管T2和晶体管T3，第一二极管包括二极管D2和二极管D3。A01表示第一端口组，A02表示第二端口组。

晶体管T2的源极作为第一信号连接子电路的一端与第一端口组A01的第一信号端口中A01B的10端口连接，晶体管T2的漏极与二极管D3的阴极电性连接，二极管D3的阳极作为第一信号连接子电路的另一端与第二端口组A02的第一信号端口中A02B的10端口电性连接。

晶体管T3的源极作为第一信号连接子电路的一端与第一端口组A01的第一信号端口中A01B的8和A01A的9、10端口连接，晶体管T3的漏极与二极管D2的阴极电性连接，二极管D2的阳极作为第一信号连接子电路的另一端与第二端口组A02的第一信号端口中的A02B的8和A02A的9、10端口电性连接。

晶体管T2和晶体管T3的栅极连接后作为第一控制端151与电源连接子电路连接。

第二信号连接子电路包括第二晶体管和第二二极管，其中，第二晶体管包括晶体管T7、晶体管T8、晶体管T10、晶体管T11和晶体管T12，第二二极管包括二极管D4、二极管D5、二极管D6、二极管D7和二极管D8。

晶体管T7的漏极作为第二信号连接子电路的一端与第二端口组A02的第二信号端口中A02A的14端口连接，晶体管T7的源极与二极管D4的阳极电性连接，二极管D4的阴极作为第二信号连接子电路的另一端与第一端口组A01的第一信号端口中A01A的16端口连接。

晶体管T8的漏极作为第二信号连接子电路的一端与第二端口组A02的第二信号端口中A02A的13端口连接，晶体管T8的源极与二极管D5的阳极电性连接，二极管D5的阴极作为第二信号连接子电路的另一端与第一端口组A01的第一信号端口中A01A的17端口连接。

晶体管T10的漏极作为第二信号连接子电路的一端与第二端口组A02的第二信号端口中A02B的6端口连接，晶体管T10的源极与二极管D6的阳极电性连接，二极管D6的阴极作为第二信号连接子电路的另一端与第一端口组A01的第一信号端口中A01B的6端口连接。

晶体管T11的漏极作为第二信号连接子电路的一端与第二端口组A02的第二信号端口中A02B的11端口连接，晶体管T11的源极与二极管D7的阳极电性连接，二极管D7的阴极作为第二信号连接子电路的另一端与第一端口组A01的第一信号端口中A01B的11端口连接。

晶体管T12的漏极作为第二信号连接子电路的一端与第二端口组A02的第二信号端口中A02B的12端口连接，晶体管T12的源极与二极管D8的阳极电性连接，二极管D8的阴极作为第二信号连接子电路的另一端与第一端口组A01的第一信号端口中A01B的12端口连接。

晶体管T7、晶体管T8、晶体管T10、晶体管T11和晶体管T12的栅极连接后作为第二控制端152与电源连接子电路连接。

第三信号连接子电路包括第三晶体管，第三晶体管包括晶体管T1、晶体管T4、晶体管T5、晶体管T6、晶体管T9、晶体管T13、晶体管T14和晶体管T15。

晶体管T1的漏极作为第三信号连接子电路的一端与第一端口组A01的第三信号端口中A01A的1端口连接，晶体管T1的源极作为第一信号连接子电路的另一端与第二端口组A02的第三信号端口中A02A的1端口连接。

晶体管T4的漏极作为第三信号连接子电路的一端与第一端口组A01的第三信号端口中A01A的11端口连接，晶体管T4的源极作为第一信号连接子电路的另一端与第二端口组A02的第三信号端口中A02A的11端口连接。

晶体管T5的漏极作为第三信号连接子电路的一端与第一端口组A01的第三信号端口中A01A的13端口连接，晶体管T5的源极作为第一信号连接子电路的另一端与第二端口组A02的第三信号端口中A02A的17端口连接。

晶体管T6的漏极作为第三信号连接子电路的一端与第一端口组A01的第三信号端口中A01A的14端口连接，晶体管T6的源极作为第一信号连接子电路的另一端与第二端口组A02的第三信号端口中A02A的16端口连接。

晶体管T9的漏极作为第三信号连接子电路的一端与第一端口组A01的第三信号端口中A01B的5端口连接，晶体管T9的源极作为第一信号连接子电路的另一端与第二端口组A02的第三信号端口中A02B的5端口连接。

晶体管T13的漏极作为第三信号连接子电路的一端与第一端口组A01的第三信号端口中A01B的14端口连接，晶体管T13的源极作为第一信号连接子电路的另一端与第二端口组A02的第三信号端口中A02B的14端口连接。

晶体管T14的漏极作为第三信号连接子电路的一端与第一端口组A01的第三信号端口中A01B的15端口连接，晶体管T14的源极作为第一信号连接子电路的另一端与第二端口组A02的第三信号端口中A02B的15端口连接。

晶体管T15的漏极作为第三信号连接子电路的一端与第一端口组A01的第三信号端口中A01B的17端口连接，晶体管T15的源极作为第一信号连接子电路的另一端与第二端口组A02的第三信号端口中A02B的17端口连接。

晶体管T1、晶体管T4、晶体管T5、晶体管T6、晶体管T9、晶体管T13、晶体管T14和晶体管T15的栅极与晶体管T7、晶体管T8、晶体管T10、晶体管T11和晶体管T12的栅极互联后作为第二控制端152与电源连接子电路连接。

电源连接子电路包括保险丝F、电容C、第三二极管、第一电阻R1和第二电阻R2，其中，第三二极管包括二极管D1。

二极管D1的阴极作为电源连接子电路的一端与第一端口组A01的电源端口中A01A的2、3端口和A01B的1、2、3端口连接，二极管D1的阳极与保险丝F的一端、电容C、第一电阻R1和第二电阻R2的其中一端电性连接，保险丝F的另一端作为电源连接子电路的另一端与第二端口组A02的电源端口中A02A的2、3端口和A02B的1、2、3端口连接，电容C的另一端接地，第一端口组A01中A01A的4、12、15、18端口和A01B的4、7、13、16、18端口接地，第二端口组A02中A02A的4、12、15、18端口和A02B的4、7、13、16、18端口接地。第一电阻R1的另一端为第一电压输出端141，与第一控制端151连接，第二电阻R2的另一端为第二电压输出端142，与第二控制端152连接。

算力设备可以提供12V电压，12V电压经过第二端口组A02的电源端口中A02A的2、3端口和A02B的1、2、3端口通过保险丝F、第一电阻R1和第二电阻R2输入至晶体管T1～T15的栅极，晶体管T1～T15的源极和漏极之间导通，使得第一端口组A01和第二端口组A02连接。

第一端口组与第三端口组之间的连接关系与第一端口组与第二端口组之间的连接关系相同，此处不再赘述。

每个端口组的PCIEx4接口之间的连接电路如图5所示，该连接电路包括的晶体管Td1～Td16和二极管Dt1～Dt8，第一端口组A01中A01A的端口通过晶体管Td9～Td16和二极管Dt1～Dt8与第二端口组A02中A02A的端口连接，第一端口组A01中A01B的端口通过晶体管Td1～Td8与第二端口组A02中A02B的端口连接。

具体地，晶体管Td1～Td8的漏极与第一端口组A01中A01B的端口连接，其源极与第二端口组A02中A02B的端口连接。晶体管Td9～Td16的漏极与第二端口组A02中A02A的端口连接，其源极分别与二极管Dt1～Dt8的阳极连接，二极管Dt1～Dt8的阴极与第一端口组A01中A01A的端口连接。晶体管Td1～Td16的栅极互联后形成G1端，与图4中的G1端连接。

图6为第一端口组和第二端口组中PCIEx8接口之间以及PCIEx16接口之间的简略连接电路图，电路B1为图5所示的连接电路的简略部分，每组端口的PCIEx8接口之间的连接关系以及PCIEx16接口之间的连接关系与PCIEx4接口之间的连接关系相同，此处不再赘述。

图7示出了本实用新型一个实施例提供的电路板的示意图。如图7所示，电路板700包括如图1所示的、第一连接器701、第二连接器702以及第三连接器703；

第一连接器701，用于连接图形卡GPU，其针脚排列方式与第一端口组110中的端口一一对应，其针脚与相应的端口之间形成电性连接。

第二连接器702，用于连接第一算力设备，其针脚排列方式与第二端口组120中的端口一一对应，其针脚与相应的端口之间形成电性连接；

第三连接器703，用于连接第二算力设备，其针脚排列方式与第三端口组130中的端口一一对应，其针脚与相应的端口之间形成电性连接。

插口为PCIE接口的图形卡GPU可插入第一连接器601的PCIE插槽中，第一算力设备的PCIE接口可以插入第二连接器702的PCIE插槽中，第二算力设备的PCIE接口可以插入第三连接器603的PCIE插槽中。

第一端口组110、第二端口组120和第三端口组130设置在相互独立的子电路板上，其中，第二端口组120和第三端口组130对应的子电路板设置有电源连接子电路140和信号连接子电路150。第一连接器701通过第一端口组110由两组数据线连接至第二端口组120和第三端口组130，进而与第二连接器702和第三连接器703连接。

图8示出了本实用新型一个实施例提供的连接装置的示意图。连接装置包括如图7所示的电路板，具体包括第一子电路板810、第二子电路板820和第三子电路板830，其中，第一子电路板810设置有第一连接器，第二子电路板820设置有第二连接器，第三子电路板820设置有第三连接器。第一连接器与图形卡GPU连接，第二连接器或第三连接器与第一算力设备或第二算力设备连接，即，任何算力设备都可以连接在第二连接器或第三连接器上，无特殊的连接顺序。

当连接在第二连接器上的算力设备为开机状态时，通过该算力设备向第二子电路板820供电，图形卡与该算力设备之间的数据线导通，连接在第二连接器上的算力设备向图形卡提供满足其应用场景需求的操作系统。算力设备包含但不局限于支持后期渲染的Windows操作系统、支持神经网络运算及模型训练的Linux操作系统。

当连接在第三连接器上的算力设备为开机状态时，通过该算力设备向第三子电路板830供电，图形卡与该算力设备之间的数据线导通，连接在第三连接器上的算力设备向图形卡提供满足其应用场景需求的操作系统。

上述连接装置无需更换图形卡所在算力设备的操作系统，根据图形卡的应用场景需求，只需开启配置相应操作系统的算力设备便可实现多种操作系统短时间切换。

上述具体实施方式，并不构成对本实用新型保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本实用新型的精神和原则之内所作的修改、等同替换和改进等，均应包含在本实用新型保护范围之内。

Claims (10)

1.一种连接电路，其特征在于，包括：第一端口组、第二端口组、第三端口组、电源连接子电路和信号连接子电路；

所述第一端口组、所述第二端口组和所述第三端口组根据预设端口排列规则，分别设置有至少一个电源端口以及多个信号端口；

所述第一端口组的至少一个电源端口连接于一个电源连接子电路的一端，所述第二端口组的至少一个电源端口连接于所述一个电源连接子电路的另一端，所述第一端口组的多个信号端口通过信号连接子电路与第二端口组的多个信号端口连接，所述一个电源连接子电路的第一电压输出端与所述信号连接子电路的第一控制端电性连接；所述一个电源连接子电路的第二电压输出端与所述信号连接子电路的第二控制端电性连接；

所述第一端口组的至少一个电源端口连接于另一个电源连接子电路的一端，所述第三端口组的至少一个电源端口连接于所述另一个电源连接子电路的另一端，所述第一端口组的多个信号端口还通过所述信号连接子电路与所述第三端口组的多个信号端口连接，所述另一个电源连接子电路的第一电压输出端与所述信号连接子电路的第一控制端电性连接；所述一个电源连接子电路的第二电压输出端与所述信号连接子电路的第二控制端电性连接。

2.根据权利要求1所述的连接电路，其特征在于，所述多个信号端口包括：第一信号端口、第二信号端口以及第三信号端口；

所述信号连接子电路包括：第一信号连接子电路、第二信号连接子电路以及第三信号连接子电路；

每个第一端口组的第一信号端口与一个第一信号连接子电路的一端电性连接，所述一个第一信号连接子电路的另一端与第二端口组的相应第一信号端口电性连接；

每个第一端口组的第一信号端口还与另一个第一信号连接子电路的一端电性连接，所述另一个第一信号连接子电路的另一端与第三端口组的相应第一信号端口电性连接；

每个第一端口组的第二信号端口与一个第二信号连接子电路的一端电性连接，所述一个第二信号连接子电路的另一端与第二端口组的相应第二信号端口电性连接；

每个第一端口组的第二信号端口还与另一个第二信号连接子电路的一端电性连接，所述另一个第二信号连接子电路的另一端与第三端口组的相应第二信号端口电性连接；

每个第一端口组的第三信号端口与一个第三信号连接子电路的一端电性连接，所述一个第三信号连接子电路的另一端与第二端口组的相应第三信号端口电性连接；

每个第一端口组的第三信号端口还与另一个第三信号连接子电路的一端电性连接，所述另一个第三信号连接子电路的另一端与第三端口组的相应第三信号端口电性连接。

3.根据权利要求2所述的连接电路，其特征在于，每个第一信号连接子电路包括：第一晶体管，第一二极管，所述第一晶体管具有：第一晶体管第一极、第一晶体管第二极、第一晶体管第三极；

所述第一晶体管第三极作为所述第一信号连接子电路的一端，所述第一晶体管第二极与所述第一二极管的阴极电性连接，所述第一二极管的阳极作为所述第一信号连接子电路的另一端；

每个第一晶体管第一极连接后作为第一控制端。

4.根据权利要求2所述的连接电路，其特征在于，每个第二信号连接子电路包括：第二晶体管，第二二极管，所述第二晶体管具有：第二晶体管第一极、第二晶体管第二极、第二晶体管第三极；

所述第二晶体管第二极作为所述第二信号连接子电路的一端，所述第二晶体管第三极与所述第二二极管的阳极电性连接，所述第二二极管的阴极作为所述第二信号连接子电路的另一端；

每个第二晶体管第一极相互连接。

5.根据权利要求2所述的连接电路，其特征在于，每个第三信号连接子电路包括：第三晶体管，所述第三晶体管具有：第三晶体管第一极、第三晶体管第二极、第三晶体管第三极；

所述第三晶体管第二极作为所述第三信号连接子电路的一端，所述第三晶体管第三极作为所述第三信号连接子电路的另一端；

每个第二晶体管第一极和每个第三晶体管第一极相互连接后，作为第二控制端。

6.根据权利要求1所述的连接电路，其特征在于，所述电源连接子电路包括保险丝、电容和第三二极管；

所述第三二极管的阴极作为所述电源连接子电路的一端，所述第三二极管的阳极与所述保险丝的一端以及所述电容的一端电性连接，所述保险丝的另一端作为所述电源连接子电路的另一端，所述电容的另一端接地。

7.根据权利要求6所述的连接电路，其特征在于，所述电源连接子电路还包括第一电阻和第二电阻；

所述第一电阻的一端与所述第三二极管的阳极电性连接，所述第一电阻的另一端作为所述第一电压输出端；

所述第二电阻的一端与所述第三二极管的阳极电性连接，所述第二电阻的另一端作为所述第二电压输出端。

8.根据权利要求3所述的连接电路，其特征在于，所述第一晶体管为N沟道金氧半场效晶体管。

9.一种电路板，其特征在于，包括权利要求1至7任一项所述的连接电路、第一连接器、第二连接器以及第三连接器；

所述第一连接器，用于连接图形卡，其针脚排列方式与第一端口组中的端口一一对应，其针脚与相应的端口之间形成电性连接；

所述第二连接器，用于连接第一算力设备，其针脚排列方式与第二端口组中的端口一一对应，其针脚与相应的端口之间形成电性连接；

所述第三连接器，用于连接第二算力设备，其针脚排列方式与第三端口组中的端口一一对应，其针脚与相应的端口之间形成电性连接。

10.一种连接装置，其特征在于，包括权利要求9所述的电路板；

其中，第一连接器与图形卡连接，第二连接器或第三连接器与第一算力设备或第二算力设备连接。