CN211183932U - 一种编程器高速io与高压电路并存的电路 - Google Patents

Abstract

本实用新型公开了一种编程器高速IO与高压电路并存的电路，包括FPGA芯片U1A、MOS管M1、电阻RS1、三极管QC1、三极管QP1和三极管QN1，所述FPGA芯片U1A的IO供电脚连接程控可变电压VCCIO，FPGA芯片U1A的通用口IO1连接电阻RS1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接程控可变电压VG，MOS管M1的漏极连接锁紧座ZIF1和VDD/VPP/GND驱动电路。使用本实用新型电路结构，通用编程器产品的IO时钟速度可以达到60MHz，远远超过其他公司的同类产品。而且因为VPP高压不会加到FPGA IO上，所以整机功耗也大大降低，发热量减小，直接使用USB即可提供整机工作电流，而目前同类产品都需要额外的电源适配器。

Description

一种编程器高速IO与高压电路并存的电路

技术领域

本实用新型涉及编程器技术领域，具体是一种编程器高速IO与高压电路并存的电路。

背景技术

目前，其他公司的全驱通用编程器，所采用的IO驱动结构如图1所示(实际产品有48到144路相同的IO驱动电路)，ZIF1是编程器锁紧座接口,接目标芯片的引脚，这些引脚的功能可以是通用IO，芯片供电VDD，芯片编程高压VPP或者电源GND，所以需要配上图1这样的电路来完成不同的功能。这种电路结构存在一个瓶颈，就是编程时IO的速度上不去，尤其是目标芯片内置弱上拉双向IO的数据总线，比如NAND闪存，读写速度很难超过1MB/S。另外VPP电路的功耗非常大，RS1必须使用大功率的电阻，发热量大。

具体原因如下：QC1/QP1/QN1这三个三极管的CE极之间都存在结间电容，不同型号的三极管，这个电容的容量在数pF到数十pF之间，这些结间电容与RS1构成了RC积分电路，致使高速IO信号波形出现严重失真，限制了编程器读写速度的提升。

如果要解决速度瓶颈，只有两个途径，一是降低三极管PN结电容，这个因半导体工艺的限制，目前很难做出PN结电容更小的三极管。

二是减小RS1的阻值，但这个电路中,RS1又作为VPP电压的限流电阻，保护FPGA IO不被烧坏，假设VPP＝21.5V，VCCIO＝3.3V，QP1导通，此时RS1两端压降为21.5-3.3-0.7＝17.5V，RS1功耗为U2/R＝0.93W，这个功耗相当大。如果将RS1减小到100欧，那么RS1的功耗将达到3.06W，很显然已经远远超过普通贴片电阻的最大功率了，整机的功耗也将非常大，所以想要提高速度，就必须解决VPP供电和RS1电阻、三极管结间电容的矛盾。

实用新型内容

本实用新型的目的在于提供一种编程器高速IO与高压电路并存的电路，以解决上述背景技术中提出的问题。

为实现上述目的，本实用新型提供如下技术方案：

一种编程器高速IO与高压电路并存的电路，包括FPGA芯片U1A、MOS管M1、电阻RS1、三极管QC1、三极管QP1和三极管QN1，所述FPGA芯片U1A的IO供电脚连接程控可变电压VCCIO，FPGA芯片U1A的通用口IO1连接电阻RS1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接程控可变电压VG，MOS管M1的漏极连接二极管DC1的阴极、锁紧座ZIF1、三极管QP1的集电极和三极管QN1的集电极，二极管DC1的阳极连接三极管QC1的集电极，三极管QC1的基极连接VDD驱动芯片，三极管QC1的发射极连接电源VDD，三极管QP1的发射极连接电源VPP，三极管QP1的基极连接VPP驱动芯片，三极管QN1的基极连接GND驱动芯片，三极管QN1的发射极连接GND。

作为本实用新型的进一步方案：所述程控可变电压VCCIO的电压范围为DC1.2–3.6V。

作为本实用新型的进一步方案：所述电源VDD电压范围为DC1.2–6.5V。

作为本实用新型的进一步方案：所述电源VPP电压范围通常为DC6-25V。

作为本实用新型的进一步方案：所述程控可变电压VG由MCU或FPGA程序控制。

作为本实用新型的进一步方案：所述MOS管M1的型号为2N7002、2SK1658、2SK3018、2SK3019中的一种。

作为本实用新型的进一步方案：所述三极管QC1和三极管QP1为PNP三极管，三极管QN1为NPN三极管。

与现有技术相比，本实用新型的有益效果是：使用本实用新型电路结构，通用编程器产品的IO时钟速度可以达到60MHz，远远超过其他公司的同类产品。而且因为VPP高压不会加到FPGA IO上，所以整机功耗也大大降低，发热量减小，直接使用USB即可提供整机工作电流，而目前同类产品都需要额外的电源适配器。

附图说明

图1是现有技术的电路图。

图2是本实用新型的电路图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

请参阅图2，实施例1：本实用新型实施例中，一种编程器高速IO与高压电路并存的电路，包括FPGA芯片U1A、MOS管M1、电阻RS1、三极管QC1、三极管QP1和三极管QN1，所述FPGA芯片U1A的IO供电脚连接程控可变电压VCCIO，FPGA芯片U1A的通用口IO1连接电阻RS1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接程控可变电压VG，MOS管M1的漏极连接二极管DC1的阴极、锁紧座ZIF1、三极管QP1的集电极和三极管QN1的集电极，二极管DC1的阳极连接三极管QC1的集电极，三极管QC1的基极连接VDD驱动芯片，三极管QC1的发射极连接电源VDD，三极管QP1的发射极连接电源VPP，三极管QP1的基极连接VPP驱动芯片，三极管QN1的基极连接GND驱动芯片，三极管QN1的发射极连接GND。本设计为解决高速与VPP高压的矛盾，使用了由N沟道MOS管组成的自动开关电路，图中VCCIO的电压范围为DC1.2–3.6V，VDD电压范围通常为DC1.2–6.5V，VPP电压范围通常为DC6-25V，三者都由锁紧座上待编程的芯片参数决定，VG是程控可变电压，由MCU或FPGA程序控制，在一定范围内可调，在不同VCCIO电压下，都能够精确控制MOS管M1的开启和关断。计算公式为VG＝VCCIO+Vf(Desd1)+Vgsth(M1),其中Vf(Desd1)为FPGA内部IO防静电二极管Desd1的正向压降，通常在0.5-0.7V之间，Vgsth(M1)是MOS管M1的开启电压，通常在1.5-2.5V之间。

此处假设Vf(Desd1)为0.7V，Vgsth(M1)为2V，待烧录芯片的VDD和IO电压为3.3V，VPP为12V，MCU程序调整VCCIO为3.3V，调整VG＝3.3+0.7+2＝6V。

因为ZIF1对应的待烧录芯片引脚，可能有4种情况：VDD/VPP/GND或者信号IO，因此我们分4种情况来分析：

1、当锁紧座ZIF1位置对应的芯片引脚为VDD供电时，A点对应的FPGA IO内部设为推挽输出高电平，此时A点电压约等于3.3V。然后“VDD驱动1”信号由MCU控制拉低，则VDD电压3.3V加到ZIF1上，此时M1的D极是3.3V，G极是6V，S极电压约等于3.3V,D极与S极的电压一样，M1处于关断状态，VDD供电不会加载到FPGA IO；

2、当锁紧座ZIF1位置对应的芯片引脚为VPP供电时，A点对应的FPGA IO内部设为悬浮状态。此时“VPP驱动1”信号由MCU控制拉低，则VPP高压12V加到ZIF1上，此时M1的D极是12V，G极是6V，A点电压被箝位在VCCIO+Vf(Desd1)也就是4V，S极电压略高于4V,此时M1处于接近关断的线性状态，所以MOS管M1会有数毫安的小电流通过，在VG、VCCIO和MOS管M1参数已确定的情况下，电流大小取决于RS1阻值，设计阶段调整RS1阻值到保证MOS管M1和电阻RS1的实际功耗在安全范围内即可；

3、当锁紧座ZIF1位置对应的芯片引脚为GND时，A点对应的FPGA IO内部设为推挽输出低电平，此时A点电压约等于0V。然后“GND驱动1”信号由MCU控制拉高，则ZIF1被QN1拉低接地，此时M1的D极接近0V，G极是6V，S极电压约等于0V,D极与S极的电压一样，此时M1处于关断状态，不影响GND电路正常工作；

4、当锁紧座ZIF1位置对应的芯片引脚信号IO时，A点对应的FPGA IO内部根据需要设置为输入、输出或者三态，不管在哪个状态下，A点电压为0-3.3V之间，而G极电压一直为6V，GS压差在2.7-6V之间，大于M1的开启电压Vgsth(M1)(此处为2V)，所以M1始终处于导通状态，DS极相当于一根导线，可以通过双向信号，此时FPGA IO与ZIF1锁紧座上芯片IO之间只有RS1这个小电阻(根据产品需要，此电阻取值可在10欧到100欧之间适当调整，即可保证IO速度与RS1/M1电流、功耗的平衡)，波形畸变非常小，读写速度更快。

如果芯片的IO电压是其他数值，比如是1.8V，我们只需要通过程序调整VCCIO为1.8V，VG＝1.8+0.7+2＝4.5V即可正常驱动和读写芯片。为达到最好的效果，我们选用了IO输入最高耐压为5V的FPGA产品，在不同的VCCIO情况下，FPGA IO上所加的电压也一直箝位在安全数值范围内，不同VDD/VPP/VCCIO/VG电压下的分析方法同上，只是电压数值有差异而已，此处不再赘叙。

使用此电路结构，我们的通用编程器产品的IO时钟速度可以达到60MHz，远远超过其他公司的同类产品。而且因为VPP高压不会加到FPGA IO上，所以整机功耗也大大降低，发热量减小，直接使用USB即可提供整机工作电流，而目前同类产品都需要额外的电源适配器。

实施例2：在实施例1的基础上，M1使用N沟道MOS管做开关，型号有很多种，比如2N7002、2SK1658、2SK3018、2SK3019等很多类似型号都可以使用，调整VG参数即可；VG是程控可变电压，由MCU或FPGA程序控制，在一定范围内与VCCIO联动调节，在不同的VCCIO电压下，都能够精确控制MOS管M1的开启和关断。

对于本领域技术人员而言，显然本实用新型不限于上述示范性实施例的细节，而且在不背离本实用新型的精神或基本特征的情况下，能够以其他的具体形式实现本实用新型。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本实用新型的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本实用新型内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (7)

1.一种编程器高速IO与高压电路并存的电路，包括FPGA芯片U1A、MOS管M1、电阻RS1、三极管QC1、三极管QP1和三极管QN1，其特征在于，所述FPGA芯片U1A的IO供电脚连接程控可变电压VCCIO，FPGA芯片U1A的通用口IO1连接电阻RS1，电阻RS1的另一端连接MOS管M1的源极，MOS管M1的栅极连接程控可变电压VG，MOS管M1的漏极连接二极管DC1的阴极、锁紧座ZIF1、三极管QP1的集电极和三极管QN1的集电极，二极管DC1的阳极连接三极管QC1的集电极，三极管QC1的基极连接VDD驱动芯片，三极管QC1的发射极连接电源VDD，三极管QP1的发射极连接电源VPP，三极管QP1的基极连接VPP驱动芯片，三极管QN1的基极连接GND驱动芯片，三极管QN1的发射极连接GND。

2.根据权利要求1所述的一种编程器高速IO与高压电路并存的电路，其特征在于，所述程控可变电压VCCIO的电压范围为DC1.2–3.6V。

3.根据权利要求1所述的一种编程器高速IO与高压电路并存的电路，其特征在于，所述电源VDD电压范围为DC1.2–6.5V。

4.根据权利要求1所述的一种编程器高速IO与高压电路并存的电路，其特征在于，所述电源VPP电压范围为DC6-25V。

5.根据权利要求1所述的一种编程器高速IO与高压电路并存的电路，其特征在于，所述程控可变电压VG由MCU或FPGA程序控制。

6.根据权利要求4所述的一种编程器高速IO与高压电路并存的电路，其特征在于，所述MOS管M1的型号为2N7002、2SK1658、2SK3018、2SK3019中的一种。

7.根据权利要求4所述的一种编程器高速IO与高压电路并存的电路，其特征在于，所述三极管QC1和三极管QP1为PNP三极管，三极管QN1为NPN三极管。

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