CN216649665U - 一种高压全摆幅逻辑电路 - Google Patents
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Abstract
本实用新型公开了一种高压全摆幅逻辑电路，所述电路包括电压偏置电路和反相器电路,所述电压偏置电路包括高压NMOS管N1、高压PMOS管P1、第一稳压管D1、第二稳压管D2、第一电阻器R1、第二电阻器R2、第一电容器C1、第二电容器C2，用于电源滤波，所述反相器电路包括高压NMOS管N2、高压NMOS管N3、高压PMOS管P2、高压PMOS管P3、第三稳压管D3、第四稳压管D4，本实用新型专利电路大幅提高了电源电压的使用范围，在MOS管源漏耐压范围内实现了输入信号的全电压摆幅，电路中的各个器件都工作在正常工作电压范围内，本实用新型电路应用成本低，电压偏置电路可以作为所有逻辑电路的公共部分，每个逻辑电路的栅极只需增加一个钳位MOS管和一个保护稳压管即可。
Description
技术领域
本实用新型涉及模拟集成电路设计领域，具体涉及一种高压全摆幅逻辑电路。
背景技术
在集成电路设计过程中，我们经常会用到各种逻辑电路，如反相器电路、与非门电路及或非门电路等等。通常这些逻辑电路的输入输出信号都为电源到地的全电压摆幅，这就要求其使用的电源电压不能超过MOS管的源漏耐压和栅源耐压。如图1所示为传统逻辑电路中的反相器电路，图中P1为PMOS管，N1为NMOS管。P1与N1的栅源电压摆幅为地与电源VDD，所以电源电压VDD不能高于P1与N1的栅源耐压。在如今先进的高压工艺中，MOS管的源漏耐压已经可以做到几十伏甚至几百伏，但MOS管的栅源耐压通常不高于5.5V，这就限制了逻辑电路电源电压的使用范围。
基于上述原因，我们实用新型了本专利电路。本实用新型专利电路提高了电源电压的使用范围，在MOS管源漏耐压范围内实现了输入信号的全电压摆幅。
实用新型内容
为解决上述问题，本实用新型公开了一种高压全摆幅逻辑电路,所述电路包括电压偏置电路和反相器电路,所述电压偏置电路包括高压NMOS管N1、高压PMOS管P1、第一稳压管D1、第二稳压管D2、第一电阻器R1、第二电阻器R2、第一电容器C1、第二电容器C2，用于电源滤波，所述反相器电路包括高压NMOS管N2、高压NMOS管N3、高压PMOS管P2、高压PMOS管P3、第三稳压管D3、第四稳压管D4。
作为本实用新型的一种改进，所述电压偏置电路中高压NMOS管N1的源极连接第一电容器C1，高压PMOS管P1的源极连接第二电容器C2，所述高压NMOS管N1的栅极接节点V1，所述高压PMOS管P1的栅极接节点V2，所述高压PMOS管P3的栅极接VHS，所述高压PMOS管P2的栅极接VPG，高压PMOS管P2的漏极接高压NMOS管N2的漏极，所述第四稳压管D4接高压PMOS管P2的栅极和源极，所述高压NMOS管N3的栅极接VREG，高压NMOS管N3的源极连接高压NMOS管N2的栅极，所述第三稳压管D3连接高压NMOS管N2的栅极和源极，所述第一电阻器R1与第一稳压管D1串联，第二电阻器R2与第二稳压管D2串联,所述节点V1为第一电阻器R1和第一稳压管D1连接端，所述节点V2为第二电阻器R2和第二稳压管D2连接端。
作为本实用新型的一种改进，所述高压PMOS管P3的漏极接反相器电路的输入端，所述高压NMOS管N3的漏极接反相器电路的输入端。
作为本实用新型的一种改进，所述高压PMOS管P2的漏极接反相器电路的输出端，所述高压NMOS管N2的漏极接反相器电路的输出端。
作为本实用新型的一种改进，所述高压NMOS管N1和高压PMOS管P1的开启阈值均为1V，所述第一稳压管、第二稳压管的稳压值均为6V，所述第三稳压管、第四稳压管的稳压值均为6.5V。
本实用新型的有益效果是：本实用新型专利电路大幅提高了电源电压的使用范围，在MOS管源漏耐压范围内实现了输入信号的全电压摆幅，电路中的各个器件都工作在正常工作电压范围内；本实用新型电路应用成本低，电压偏置电路可以作为所有逻辑电路的公共部分，每个逻辑电路的栅极只需增加一个钳位MOS管和一个保护稳压管即可。
附图说明
图1为现有技术逻辑电路中的反相器电路结构示意图。
图2为本实用新型所提出的逻辑电路结构示意图。
图3为本实用新型电路中各个节点的电压波形。
图4为本实用新型所提出的逻辑电路中的与非门和或非门电路结构示意图。
具体实施方式
下面结合附图1-4和具体实施方式，进一步阐明本实用新型，应理解下述具体实施方式仅用于说明本实用新型而不用于限制本实用新型的范围。
实施例：一种高压全摆幅逻辑电路, 根据图2所示，所述电路包括电压偏置电路和反相器电路,所述电压偏置电路包括高压NMOS管N1、高压PMOS管P1、第一稳压管D1、第二稳压管D2、第一电阻器R1、第二电阻器R2、第一电容器C1、第二电容器C2，用于电源滤波，所述反相器电路包括高压NMOS管N2、高压NMOS管N3、高压PMOS管P2、高压PMOS管P3、第三稳压管D3、第四稳压管D4，所述电压偏置电路中高压NMOS管N1的源极连接第一电容器C1，高压PMOS管P1的源极连接第二电容器C2，所述高压NMOS管N1的栅极接节点V1，所述高压PMOS管P1的栅极接节点V2，所述高压PMOS管P3的栅极接VHS，所述高压PMOS管P2的栅极接VPG，高压PMOS管P2的漏极接高压NMOS管N2的漏极，所述第四稳压管D4接高压PMOS管P2的栅极和源极，所述高压NMOS管N3的栅极接VREG，高压NMOS管N3的源极连接高压NMOS管N2的栅极，所述第三稳压管D3连接高压NMOS管N2的栅极和源极，所述第一电阻器R1与第一稳压管D1串联，第二电阻器R2与第二稳压管D2串联,所述节点V1为第一电阻器R1和第一稳压管D1连接端，所述节点V2为第二电阻器R2和第二稳压管D2连接端，所述高压PMOS管P3的漏极接反相器电路的输入端，所述高压NMOS管N3的漏极接反相器电路的输入端，所述高压PMOS管P2的漏极接反相器电路的输出端，所述高压NMOS管N2的漏极接反相器电路的输出端。
电压偏置电路中，设置高压NMOS管N1、高压PMOS管P1的开启阈值均为1V，第一稳压管D1和第二稳压管D2的稳压值均为6V，第一电阻器R1和第二电阻器R2分别用以限制第一稳压管D1和第二稳压管D2的工作电流。
电路中，设置节点V1的电压值等于稳压管D1的稳压值，即V1=6V，所以基准电压VREG的电压为：
VREG=V1-VGS1=6V-1V=5V，
式中VGS1为NMOS管N1的栅源电压，约为其开启电压。
节点V2的电压值等于电源电压VDD减稳压管D2的稳压值，即：
V2=VDD-6V，
所以基准电压VHS的电压为：
VHS=V2+VGS2=VDD-6V+1V=VDD-5V，
式中VGS2为PMOS管P1的栅源电压，约为其开启电压。
图3所示为本实用新型电路的工作原理，如图所示，在t1时刻输入信号IN为低电平0V电压，高压NMOS管N3的栅极接VREG 5V电压，所以N3开启，电路中VNG处的电压与输入信号IN相同，都等于低电平0V电压。此时高压NMOS管N2的栅源电压等于0V，高压NMOS管N3的栅源电压等于5V，N2与N3的栅源电压都工作在安全电压范围内。同时，高压PMOS管P3的栅极接VHS即VDD-5V电压，所以电路中VPG处的电压被钳位为VHS+VGS，约为VDD-4V，此时高压PMOS管P2的栅源电压等于4V，高压PMOS管P3的栅源电压约等于1V，P2与P3的栅源电压都工作在安全电压范围内，因高压NMOS管N2关闭及高压PMOS管P2开启，所以反相器电路的输出端OUT为高电平VDD电压。
在t2时刻输入信号IN为高电平VDD电压，高压PMOS管P3的栅极接VHS即VDD-5V电压，所以P3开启，电路中VPG处的电压与输入信号IN相同，都等于VDD电压。此时高压PMOS管P2的栅源电压等于0V，高压PMOS管P3的栅源电压等于5V，P2与P3的栅源电压都工作在安全电压范围内。同时，高压NMOS管N3的栅极接VREG5V电压，所以电路中VNG处的电压被钳位为VREG-VGS，约为4V电压。此时高压NMOS管N2的栅源电压等于4V，高压NMOS管N3的栅源电压约等于1V，N2与N3的栅源电压都工作在安全电压范围内。因高压PMOS管P2关闭及高压NMOS管N2开启，所以反相器电路的输出端OUT为低电平0V电压。根据相同的工作原理，图4展示了逻辑电路中的与非门电路和或非门电路，各个输入信号都可以是电源VDD与地之间进行全摆信号。同时电路中的各个器件都工作在正常工作电压范围内。
在本实用新型的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
最后应说明的是：以上所述的实施例仅用于说明本实用新型的技术方案，而非对其限制，尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或全部技术特征进行等同替换，而这些修改或替换，并不使相应技术方案的本质脱离本实用新型实施例技术方案的范围。
Claims (6)
1.一种高压全摆幅逻辑电路,其特征在于,所述电路包括电压偏置电路和反相器电路,所述电压偏置电路包括高压NMOS管N1、高压PMOS管P1、第一稳压管D1、第二稳压管D2、第一电阻器R1、第二电阻器R2、第一电容器C1及第二电容器C2，所述反相器电路包括高压NMOS管N2、高压NMOS管N3、高压PMOS管P2、高压PMOS管P3、第三稳压管D3及第四稳压管D4，所述电压偏置电路中，高压NMOS管N1的源极连接第一电容器C1，高压PMOS管P1的源极连接第二电容器C2，所述第一电阻器R1与第一稳压管D1串联，第二电阻器R2与第二稳压管D2串联，高压PMOS管P2的漏极接高压NMOS管N2的漏极，高压NMOS管N3的源极连接高压NMOS管N2的栅极，所述第四稳压管D4接高压PMOS管P2的栅极和源极，所述第三稳压管D3连接高压NMOS管N2的栅极和源极。
2.根据权利要求1所述的一种高压全摆幅逻辑电路，其特征在于，所述高压NMOS管N1的栅极接节点V1，所述高压PMOS管P1的栅极接节点V2，节点V1为第一电阻器R1和第一稳压管D1连接端，节点V2为第二电阻器R2和第二稳压管D2连接端。
3.根据权利要求1所述的一种高压全摆幅逻辑电路,其特征在于，所述反相器电路中，高压PMOS管P2的栅极接VPG，所述高压PMOS管P3的栅极接VHS，所述高压NMOS管N3的栅极接VREG。
4.根据权利要求3所述的一种高压全摆幅逻辑电路，其特征在于，所述高压PMOS管P3的漏极接反相器电路的输入端，所述高压NMOS管N3的漏极接反相器电路的输入端。
5.根据权利要求4所述的一种高压全摆幅逻辑电路，其特征在于，所述高压PMOS管P2的漏极接反相器电路的输出端，所述高压NMOS管N2的漏极接反相器电路的输出端。
6.根据权利要求1所述的一种高压全摆幅逻辑电路，其特征在于，所述高压NMOS管N1和高压PMOS管P1的开启阈值均为1V，所述第一稳压管、第二稳压管的稳压值均为6V，所述第三稳压管、第四稳压管的稳压值均为6.5V。
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