CN112953509A - 一种高压驱动电路 - Google Patents
一种高压驱动电路 Download PDFInfo
- Publication number
- CN112953509A CN112953509A CN202110118242.0A CN202110118242A CN112953509A CN 112953509 A CN112953509 A CN 112953509A CN 202110118242 A CN202110118242 A CN 202110118242A CN 112953509 A CN112953509 A CN 112953509A
- Authority
- CN
- China
- Prior art keywords
- voltage
- tube
- inverter
- resistor
- driving circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract 2
- 150000004706 metal oxides Chemical class 0.000 claims abstract 2
- 239000004065 semiconductor Substances 0.000 claims abstract 2
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000000087 stabilizing effect Effects 0.000 claims description 11
- 230000001105 regulatory effect Effects 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000010248 power generation Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
本发明公开了一种高压驱动电路，电路包括电源偏置模块和驱动电路模块，所述电路大幅提高了驱动电压的电源输入电压，电压值可以与电路中的高压MOS管源漏击穿电压一样高，高压MOS管的栅源驱动电压为5V，保以保证驱动输管安全可靠地工作。同时，本发电路中增加了由高压PMOS管P3、高压NMOS管N4、电阻器R5和高压NMOS管N3、高压PMOS管P4、电阻器R4组成的死区时间控制电路，可以保证高压PMOS管P2和高压NMOS管N2不会同时导通，保护输出MOS管的安全。
Description
技术领域
本发明涉及模拟集成电路设计领域，具体涉及一种高压驱动电路。
背景技术
在模拟集成电路设计过程中，我们经常会用到驱动电路。传统的驱动电路结构如图1所示，图中P0为PMOS管，N0为NMOS管，P0与N0作为驱动电路的驱动输出管；inv1和inv2为反相器，分别用来驱动PMOS管P0和NMOS管N0；电路中的器件都工作在地与电源VDD之间。该结构的电路存在两个缺点：1、输出管P0与N0的栅源电压摆幅为地与电源VDD，所以电源电压VDD不能高于栅源击穿电压，限制了电源电压的使用范围。2、输出管P0与N0存在同时导通的时间，将会有从电源流经P0与N0到地的大电流，将会损坏输出管P0和N0。
发明内容
8.基于上述提出的问题，本发明一种高压驱动电路，为解决上述问题，本发明公开了一种高压驱动电路，本电路提高了电源电压的使用范围，同时增加了死区时间控制电路，预防输出管同时导通，所述电路包括电源偏置模块(Bias)和驱动电路模块(Driver)，所述电源偏置模块包括高压PMOS管P1，高压NMOS管N1，稳压管D1、稳压管D2、电阻器R1、电阻器R2、电容器C1、电容器C2，电阻器R1与稳压管D1串联，NMOS管N1的源极连接电容器C1，形成VREG，NMOS管N1的栅极与电阻器R1与稳压管D1连接处相连接，稳压管D2与电阻器R2串联，高压PMOS管P1的源极连接电容器C2，形成VHS，高压PMOS管P1的栅极与稳压管D2与电阻器R2连接处连接,所述驱动电路模块包括高压NMOS管N2、高压NMOS管N3、高压NMOS管N4、高压NMOS管N5、高压PMOS管P2、高压PMOS管P3、高压PMOS管P4、高压PMOS管P5、反相器X1、反相器X2、反相器X3、反相器X4、反相器X5、反相器X6、或非门X7、与非门X8、电阻器R3、电阻器R4以及电阻器R5，反相器X4的输入端连接驱动电路的输入信号，反相器X4的输出端连接高压NMOS管N5的栅极和与非门X8的第二输入端，高压NMOS管N5的漏极连接高压PMOS管P5的漏极，高压PMOS管P5的源极连接电阻器R3的一端和反相器X2的输入端，电阻器R3的另一端连接电源VDD，反相器X2的输出端连接至或非门X7的第一输入端,反相器X1的输出端连接或非门X7的第二输入端,反相器X1的输入端连接高压PMOS管P4的源极和电阻器R4的一端,电阻器R4的另一端连接电源VDD，或非门X7的输出端连接反相器X3的输入端，反相器X3的输出端依次连接高压PMOS管P2和高压PMOS管P3的栅极，高压PMOS管P2和高压PMOS管P3的源极接电源VDD，高压PMOS管P3的漏极连接高压NMOS管N4的漏极，高压NMOS管N4的源极连接电阻器R5的一端和反相器X5的输入端,电阻器R5的另一端接地，反相器X5的输出端连接与非门X8的第一输入端,与非门X8的输出端连接反相器X6的输入端,反相器X6的输出端依次连接高压NMOS管N2和高压NMOS管N3的栅极,高压NMOS管N3的源极与高压NMOS管N2的源极分别接地,高压PMOS管P4的漏极连接高压NMOS管N3的漏极,高压NMOS管N2的漏极连接高压PMOS管P2的漏极和高压驱动电路的输出端。
作为本发明的一种改进，所述高压NMOS管N2和高压PMOS管P2为功率驱动输出管。
作为本发明的一种改进，所述反相器X1、反相器X2、反相器X3以及或非门X7工作在VDD与VHS之间的电压域。
作为本发明的一种改进，所述反相器X4、反相器X5、反相器X6以及与非门X8工作在VREG与地之间的电压域。
作为本发明的一种改进，信号高电平为VDD电压，信号低电平为VHS电压，VDD电压和VHS电压的相对电压差为5V。
作为本发明的一种改进，信号高电平为VREG电压，信号低电平为地，VREG电压和地的电压差为5V。
作为本发明的一种改进，所述高压PMOS管P1和高压NMOS管N1的开启阈值都为1.5V，稳压管D1和稳压管D2的稳压值为6.5V。
本发明的有益效果是：本发明专利电路大幅提高了驱动电压的电源输入电压，电压值可以与电路中的高压MOS管源漏击穿电压一样高，高压MOS管的栅源驱动电压为5V，保以保证驱动输管安全可靠地工作。同时，本发电路中增加了由高压PMOS管P3、高压NMOS管N4、电阻器R5和高压NMOS管N3、高压PMOS管P4、电阻器R4组成的死区时间控制电路，可以保证高压PMOS管P2和高压NMOS管N2不会同时导通，保护输出MOS管的安全。
附图说明
图1为现有技术中的驱动电路结构示意图。
图2为本发明所提出的驱动电路结构示意图。
图3为输入信号由低电平变为高电平时驱动电路中各个节点的工作波形图。
图4为输入信号由高电平变为低电平时驱动电路中各个节点的工作波形图。
具体实施方式
下面结合附图和具体实施方式，进一步阐明本发明，应理解下述具体实施方式仅用于说明本发明而不用于限制本发明的范围。
实施例：根据图2所示，所述电路包括电源偏置模块和驱动电路模块，所述电源偏置模块包括高压PMOS管P1、高压NMOS管N1、稳压管D1、稳压管D2、电阻器R1、电阻器R2、电容器C1及电容器C2，电阻器R1与稳压管D1串联，NMOS管N1的源极连接电容器C1，形成VREG，NMOS管N1的栅极与电阻器R1与稳压管D1连接处相连接，稳压管D2与电阻器R2串联，高压PMOS管P1的源极连接电容器C2，形成VHS，高压PMOS管P1的栅极与稳压管D2与电阻器R2连接处连接,所述驱动电路模块包括高压NMOS管N2、高压NMOS管N3、高压NMOS管N4、高压NMOS管N5、高压PMOS管P2、高压PMOS管P3、高压PMOS管P4、高压PMOS管P5、反相器X1、反相器X2、反相器X3、反相器X4、反相器X5、反相器X6、或非门X7、与非门X8、电阻器R3、电阻器R4以及电阻器R5,反相器X4的输入端连接驱动电路的输入信号，反相器X4的输出端连接高压NMOS管N5的栅极和与非门X8的第二输入端，高压NMOS管N5的漏极连接高压PMOS管P5的漏极，高压PMOS管P5的源极连接电阻器R3的一端和反相器X2的输入端，电阻器R3的另一端连接电源VDD，反相器X2的输出端连接至或非门X7的第一输入端,反相器X1的输出端连接或非门X7的第二输入端,反相器X1的输入端连接高压PMOS管P4的源极和电阻器R4的一端,电阻器R4的另一端连接电源VDD，或非门X7的输出端连接反相器X3的输入端，反相器X3的输出端依次连接高压PMOS管P2和高压PMOS管P3的栅极，高压PMOS管P2和高压PMOS管P3的源极接电源VDD，高压PMOS管P3的漏极连接高压NMOS管N4的漏极，高压NMOS管N4的源极连接电阻器R5的一端和反相器X5的输入端,电阻器R5的另一端接地，反相器X5的输出端连接与非门X8的第一输入端,与非门X8的输出端连接反相器X6的输入端,反相器X6的输出端依次连接高压NMOS管N2和高压NMOS管N3的栅极,高压NMOS管N3的源极与高压NMOS管N2的源极分别接地,高压PMOS管P4的漏极连接高压NMOS管N3的漏极,高压NMOS管N2的漏极连接高压PMOS管P2的漏极和高压驱动电路的输出端,所述高压NMOS管N2和高压PMOS管P2为功率驱动输出管，所述反相器X1、反相器X2、反相器X3以及或非门逻辑电路X7工作在VDD与VHS之间的电压域，信号高电平为VDD电压，信号低电平为VHS电压，VDD电压和VHS电压的相对电压差为5V，所述反相器X4、反相器X5、反相器X6以及与非门逻辑电路X8工作在VREG与地之间的电压域，信号高电平为VREG电压，信号低电平为地，VREG电压和地的电压差为5V，所述高压PMOS管P1和高压NMOS管N1的开启阈值都为1.5V，稳压管D1和稳压管D2的稳压值为6.5V，在电源偏置模块电路中，点节V1的电压值等于稳压管D1的稳压值，即：V1＝6.5V；
所以基准电压VREG的电压为：VREG＝V1-VGS1＝6.5V-1.5V＝5V；
式中VGS1为NMOS管N1的栅源电压，约为其开启电压。
点节V2的电压值等于电源电压VDD减稳压管D2的稳压值，即：V2＝VDD-6.5V；
所以基准电压VHS的电压为：VHS＝V2+VGS2＝VDD-6.5V+1.5V＝VDD-5V；
式中VGS2为PMOS管P1的栅源电压，约为其开启电压。
驱动电路模块中，N2、N3、N4和N5为高压NMOS管，N2作为功率驱动输出管；P2、P3、P4和P5为高压PMOS管，P2作为功率驱动输出管；X1～X6为反相器；X7为或非门逻辑电路，X8为与非门逻辑电路；R3～R5为电阻器，IN和OUT分别为驱动电路的输入和输出脚。
电路中X1～X3和X7工作在VDD与VHS之间的电压域，信号高电平为VDD电压，信号低电平为VHS电压，其相对电压差为5V，X4～X6与X8工作在VREG与地之间的电压域，信号高电平为VREG电压，信号低电平为地，其相对电压差也为5V。
本发明专利电路的工作原理如下：
如图3所示，在t1时刻输入信号IN由低电平变为高电平时，与非门X8的下输入端变为低电平，所以X8快速输出高电平VREG电压，Ngate节点的信号电平变为低电平，输出管N2被关闭，同时NMOS管N3被关闭，Ngate_B节点电压经过延时后在t2时刻输出高电平VDD电压，t2延时的长短由电阻R4确定。
在t1时刻输入信号IN由低电平变为高电平时，高压NMOS管N5关闭，IN_H节点输出高电平VDD电压，等t2时刻Ngate_B信号亦变为高电平VDD电压后，或非门X7输出高电平VDD电压，Pgate节点输出低电平VHS，高压PMOS管P2被开启，输出信号OUT变为高电平VDD电压，t2与t1之间的时间差为高压NMOS管N2关闭与高压PMOS管P2导通之间的死区时间，可以预防高压PMOS管P2与高压NMOS管N2同时导通。
如图4所示，在t3时刻输入信号IN由高电平变为低电平时，高压NMOS管N5开启，IN_H节点输出低电平VHS电压，或非门X7的上输入端变为高电平VDD电压，所以或非门逻辑电路X7快速输出低电平VHS电压，Pgate节点的信号电平变为高电平VDD电压，高压PMOS管P2被关闭，同时高压PMOS管P3被关闭，Pgate_B经过延时后在t4时刻输出高电平VREG电压，t4延时的长短由电阻R5确定，在t3时刻输入信号IN由高电平变为低电平时，与非门X8的下输入端变为高电平VREG电压，等t4时刻Pgate_B信号亦变为高电平VREG电压后，与非门X8输出低电平，Ngate节点输出高电平VREG电压，高压NMOS管N2被开启，输出信号OUT变为低电平，t4与t3之间的时间差为高压PMOS管P2关闭与高压NMOS管N2导通之间的死区时间，可以预防高压PMOS管P2与高压NMOS管N2同时导通。
在本发明的描述中，需要说明的是，术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
最后应说明的是：以上所述的实施例仅用于说明本发明的技术方案，而非对其限制，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解其依然可以对前述实施例所记载的技术方案进行修改，或者对其中部分或全部技术特征进行等同替换，而这些修改或替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。
Claims (7)
1.一种高压驱动电路,其特征在于,所述电路包括电源偏置模块和驱动电路模块，所述电源偏置模块包括高压PMOS管P1、高压NMOS管N1、稳压管D1、稳压管D2、电阻器R1、电阻器R2、电容器C1及电容器C2，电阻器R1与稳压管D1串联，NMOS管N1的源极连接电容器C1，形成VREG，NMOS管N1的栅极与电阻器R1与稳压管D1连接处相连接，稳压管D2与电阻器R2串联，高压PMOS管P1的源极连接电容器C2，形成VHS，高压PMOS管P1的栅极与稳压管D2与电阻器R2连接处连接,所述驱动电路模块包括高压NMOS管N2、高压NMOS管N3、高压NMOS管N4、高压NMOS管N5、高压PMOS管P2、高压PMOS管P3、高压PMOS管P4、高压PMOS管P5、反相器X1、反相器X2、反相器X3、反相器X4、反相器X5、反相器X6、或非门X7、与非门X8、电阻器R3、电阻器R4以及电阻器R5,反相器X4的输入端连接驱动电路的输入信号，反相器X4的输出端连接高压NMOS管N5的栅极和与非门X8的第二输入端，高压NMOS管N5的漏极连接高压PMOS管P5的漏极，高压PMOS管P5的源极连接电阻器R3的一端和反相器X2的输入端，电阻器R3的另一端连接电源VDD，反相器X2的输出端连接至或非门X7的第一输入端,反相器X1的输出端连接或非门X7的第二输入端,反相器X1的输入端连接高压PMOS管P4的源极和电阻器R4的一端,电阻器R4的另一端连接电源VDD，或非门X7的输出端连接反相器X3的输入端，反相器X3的输出端依次连接高压PMOS管P2和高压PMOS管P3的栅极，高压PMOS管P2和高压PMOS管P3的源极接电源VDD，高压PMOS管P3的漏极连接高压NMOS管N4的漏极，高压NMOS管N4的源极连接电阻器R5的一端和反相器X5的输入端,电阻器R5的另一端接地，反相器X5的输出端连接与非门X8的第一输入端,与非门X8的输出端连接反相器X6的输入端,反相器X6的输出端依次连接高压NMOS管N2和高压NMOS管N3的栅极,高压NMOS管N3的源极与高压NMOS管N2的源极分别接地,高压PMOS管P4的漏极连接高压NMOS管N3的漏极,高压NMOS管N2的漏极连接高压PMOS管P2的漏极和高压驱动电路的输出端。
2.根据权利要求1所述的高压驱动电路，其特征在于，所述高压NMOS管N2和高压PMOS管P2为功率驱动输出管。
3.根据权利要求1所述的高压驱动电路，其特征在于，所述反相器X1、反相器X2、反相器X3以及或非门X7工作在VDD与VHS之间的电压域。
4.根据权利要求1所述的高压驱动电路，其特征在于，所述反相器X4、反相器X5、反相器X6以及与非门X8工作在VREG与地之间的电压域。
5.根据权利要求3所述的高压驱动电路，其特征在于，信号高电平为VDD电压，信号低电平为VHS电压，VDD电压和VHS电压的相对电压差为5V。
6.根据权利要求4所述的高压驱动电路，其特征在于，信号高电平为VREG电压，信号低电平为地，VREG电压和地的电压差为5V。
7.根据权利要求1所述的高压驱动电路，其特征在于，所述高压PMOS管P1和高压NMOS管N1的开启阈值都为1.5V，稳压管D1和稳压管D2的稳压值为6.5V。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110118242.0A CN112953509B (zh) | 2021-01-28 | 一种高压驱动电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110118242.0A CN112953509B (zh) | 2021-01-28 | 一种高压驱动电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112953509A true CN112953509A (zh) | 2021-06-11 |
| CN112953509B CN112953509B (zh) | 2024-06-04 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8847661B2 (en) | Level shift device | |
| US7724045B2 (en) | Output buffer circuit | |
| US10355685B2 (en) | Output circuit | |
| JP2006270382A (ja) | レベルシフト回路および電源装置 | |
| CN108536208B (zh) | 偏置电流电路 | |
| JP4958434B2 (ja) | 電圧選択回路 | |
| CN108233917B (zh) | 电平转换电路 | |
| CN103269217A (zh) | 输出缓冲器 | |
| CN111211763B (zh) | 高电位侧驱动电路 | |
| CN108829174B (zh) | 线性稳压器电路 | |
| CN116781056A (zh) | 应用于负载开关的驱动电路及驱动芯片 | |
| CN214480548U (zh) | 一种高压驱动电路 | |
| CN112953509B (zh) | 一种高压驱动电路 | |
| CN112953509A (zh) | 一种高压驱动电路 | |
| JP4724575B2 (ja) | レベル変換回路 | |
| CN114337339B (zh) | 一种带有端口短路检测的整流桥驱动电路 | |
| CN106533410B (zh) | 一种栅极驱动电路 | |
| CN116054797A (zh) | 一种带电压回差的低功耗复位电路 | |
| CN113885644B (zh) | 用于ldo防倒灌的衬底切换电路 | |
| CN114598138A (zh) | 一种功率管栅端驱动电路 | |
| CN216649665U (zh) | 一种高压全摆幅逻辑电路 | |
| CN111399577A (zh) | 一种带启动电路的基准电流产生电路 | |
| CN111092614A (zh) | 一种纯cmos超低功耗上电复位电路 | |
| CN111010164A (zh) | 一种基于GaAs工艺的输出缓冲电路 | |
| CN107086863B (zh) | 用于功率开关的驱动电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |