CN220730807U - 一种基于fpga收集uart数据的系统 - Google Patents
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Abstract
本实用新型公开了一种基于FPGA收集UART数据的系统，包括采集模块以及采集终端模块，所述采集模块与采集终端模块连接；所述采集终端模块包括FPGA模块，FPGA模块设置有UART接口模块以及数据打包模块；所述UART接口模块上设置有多个UART接口，FPGA模块通过UART接口与UART连接。本实用新型的有益效果是：该系统结构简单，可以根据需要增加采集终端的同时并收集多个UART的数据。
Description
技术领域
本实用新型涉及UART控制器技术领域，具体的说涉及到一种基于FPGA收集UART数据的系统。
背景技术
UART英文全称“Universal Asynchronous Receiver/Transmitter”,中文全称通用异步收发传输器，一种异步收发传输器，将数据由串行通讯与并行通讯件做传输转换，通常继承与通讯接口的连接上。因为CPU内部采用并行数据，不能直接把数据发送到Modem，必须经过串并转化进行异步传输，由于UART总线具有抗干扰性强、工作范围宽、连接简单、稳定性高的特点，因此被广泛应用于配电自动化领域。
在进行产品开发的时候，通常会通过调试信息对正在研发的产品进行调试，一般来说会通过UART进行交互然后进行调试。需要大批量多次数的测试时，则需要一种设备同时支持大量UART的收发，但是当前市面上的嵌入式芯片其支持的UART接口都是比较少，一般不会多于8个。
实用新型内容
为了克服现有技术的不足，本实用新型提供一种基于FPGA收集UART数据的系统，该系统结构简单，可以根据需要增加采集终端的同时并收集多个UART的数据。
本实用新型解决其技术问题所采用的技术方案是：一种基于FPGA收集UART数据的系统，该系统包括采集模块以及采集终端模块，所述采集模块与采集终端模块连接；所述采集终端模块包括FPGA模块，FPGA模块设置有UART接口模块以及数据打包模块；所述UART接口模块上设置有多个UART接口，FPGA模块通过UART接口与UART连接。
在上述的结构中，所述采集终端模块的数量至少为一个。
在上述的结构中，所述数据打包模块包括输入储存空间模块以及输出储存空间模块。
在上述的结构中，所述采集终端模块以及采集模块上还设置有PCle接口；所述采集终端模块以及采集模块之间通过PCle连接通信。
在上述的结构中，所述采集终端内部设置有CPU。
在上述的结构中，所述采集终端还设置有显示接口；所述显示接口用与外部显示终端连接。
在上述的结构中，所述采集终端集成有交互程序。
在上述的结构中，所述输入储存空间模块用于打包数据、产出溢出时间以及上传数据包。
在上述的结构中，所述输出储存空间模块用于解包数据以及下发数据。
本实用新型的有益效果是：该系统结构简单，可以根据需要增加采集终端的同时并收集多个UART的数据。
附图说明
图1为本实用新型一种基于FPGA收集UART数据的系统示意图。
具体实施方式
下面结合附图和实施例对本实用新型进一步说明。
以下将结合实施例和附图对本实用新型的构思、具体结构及产生的技术效果进行清楚、完整地描述，以充分地理解本实用新型的目的、特征和效果。显然，所描述的实施例只是本实用新型的一部分实施例，而不是全部实施例，基于本实用新型的实施例，本领域的技术人员在不付出创造性劳动的前提下所获得的其他实施例，均属于本实用新型保护的范围。另外，专利中涉及到的所有联接/连接关系，并非单指构件直接相接，而是指可根据具体实施情况，通过添加或减少联接辅件，来组成更优的联接结构。本实用新型创造中的各个技术特征，在不互相矛盾冲突的前提下可以交互组合。
参照图1，本实用新型揭示了一种基于FPGA的多UART系统，具体的，该系统包括采集模块10以及采集终端模块20，采集终端模块10包括FPGA模块101，FPGA模块101包括UART接口模块1011、数据打包模块1012以及PCle接口1013；采集终端模块20包括应用交互模块201以及PCle接口202。
采集模块10与采集终端模块20模块之间通过各自的PCle接口连接，在采集终端模块20上还设置有显示接口以及USB接口，通过这些显示接口以及USB接口与人进行交互。采集模块10与采集终端模块20之间也可以使用USB进行连接，相较于使用PCle使用USB成本可以降低。
在采集终端模块20的应用交互模块201中设置有交互程序，该程序以中断的方式通过PCIe驱动来获取FPGA模块101中存储空间的数据。获取后，交互程序对数据进行解包。并且采集终端模块20还可以连接至显示终端，然后根据解包的数据，程序通过可视化图形界面显示正在传输的UART，进而在显示终端进行显示，使用户可以了解到连接的UART数据，实现更好的人机交互。显示终端为比较现有的技术，具体可以为连接的外部显示器。如果用户需要对特定的UART进行写入，交互程序将不断收集终端输入，并打包下发到采集卡。
FPGA模块101中包括UART接口模块1011，UART接口模块1011主要实现的功能有波特率配置寄存器、数据输入缓冲区、数据输出缓冲区以及状态寄存器；波特率是每秒钟传输的比特位，一般为4800、9600、115200，波特率越大，则数据传输速度越快但这样就需要接收端也要快速的接收，同时容易受到干扰，波特率越小则传输越慢，抗干扰能力强。状态寄存器又名条件码寄存器，它是计算机系统的核心部件——运算器的一部分，状态寄存器用来存放两类信息：一类是体现当前指令执行结果的各种状态信息(条件码)，如有无进位(CF位)、有无溢出(OV位)、结果正负(SF位)、结果是否为零(ZF位)、奇偶标志位(P位)等；另一类是存放控制信息(PSW:程序状态字寄存器)，如允许中断(IF位)、跟踪标志(TF位)等。在UART接口模块1011上设置有多个UART接口，通过这些接口FPGA模块101与外部的UART连接，进而获取UART的数据。
数据打包模块1012的主要功能是实现数据打包，数据打包模块1012设置有输入储存空间模块以及输出储存空间模块；输入储存空间模块负责将来自每一个单独UART接口输入的数据打包并存放。单个UART通道的数据包含包头以及原始数据，包头包含了这些数据的来源、长度等内容，UART与FPGA模块101连接后，UART的数据都通过UART接口储存至输入储存空间模块中。输出存储空间模块的功能是当用户需要通过UART对下游设备进行输入来调试时，输出存储空间模块负责将来自上游的数据转发到特定的UART。例如用户想通过UART调试某个下游设备，输出存储空间会将上游的数据转发至特定的UART中，然后通过这个特定的UART去调试设备。当需要调试多个设备时也是同理，首先将上游的数据转发到特定的UART中，然后通过多个特定的UART去调试设备。具体的，输入储存空间模块具有打包数据、产出溢出时间以及上传数据包的功能，输出储存空间模块具有解包数据以及下发数据的功能。
在UART接口上设置有RX以及TX两路，只需要在硬件上将配置上拉，然后将信号线接入至FPGA模块101即可。
本方案所设置的系统能够极大扩展采集终端10同时收集UART的数量，因为每个FPGA所支持连接UART的数量取决于FPGA的引脚数目，因此当UART数量超过FPGA的引脚数目时，便无法接入UART。但是可以在采集终端模块20上再连接采集终端10，根据用户的需要连接多个采集终端10，就能够实现对多个UART的采集。
本方案通过在采集模块10上设置多个UART接口可以极大的扩展采集终端同时收集UART的数量，并且还可以根据需要设置多个采集模块10，以便收集更多数量的UART。
以上是对本实用新型的较佳实施进行了具体说明，但本实用新型创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可做出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。
Claims (9)
1.一种基于FPGA收集UART数据的系统，其特征在于，包括采集模块以及采集终端模块，所述采集模块与采集终端模块连接；
所述采集终端模块包括FPGA模块，FPGA模块设置有UART接口模块以及数据打包模块；
所述UART接口模块上设置有多个UART接口，FPGA模块通过UART接口与UART连接。
2.根据权利要求1所述的一种基于FPGA收集UART数据的系统，其特征在于，所述采集终端模块的数量至少为一个。
3.根据权利要求1所述的一种基于FPGA收集UART数据的系统，其特征在于，所述数据打包模块包括输入储存空间模块以及输出储存空间模块。
4.根据权利要求1所述的一种基于FPGA收集UART数据的系统，其特征在于，所述采集终端模块以及采集模块上还设置有PCl e接口；
所述采集终端模块以及采集模块之间通过PCl e连接通信。
5.根据权利要求1所述的一种基于FPGA收集UART数据的系统，其特征在于，所述采集终端内部设置有CPU。
6.根据权利要求1所述的一种基于FPGA收集UART数据的系统，其特征在于，所述采集终端还设置有显示接口；
所述显示接口用与外部显示终端连接。
7.根据权利要求1所述的一种基于FPGA收集UART数据的系统，其特征在于，所述采集终端集成有交互程序。
8.根据权利要求3所述的一种基于FPGA收集UART数据的系统，其特征在于，所述输入储存空间模块用于打包数据、产出溢出时间以及上传数据包。
9.根据权利要求3所述的一种基于FPGA收集UART数据的系统，其特征在于，所述输出储存空间模块用于解包数据以及下发数据。
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