WO2016127953A1 - 基于软硬架构的高端容错计算机fpga专用调试方法及其装置 - Google Patents
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
Definitions
- the present invention relates to the field of high-end computer design, and particularly relates to a FPGA-specific debugging method and device for a high-end fault-tolerant computer based on a soft and hard architecture.
- the present invention provides a high-end fault-tolerant computer FPGA-specific debugging method based on a soft and hard architecture, and adopts a soft and hard architecture for dynamic configurable debugging for the debugging characteristics of the FPGA chip used by the high-end fault-tolerant computer.
- This architecture you can get better analysis than the logic analyzer and save a lot of money. It is more economical and convenient to maintain the debugging system, and greatly improves the system availability and reduces the debugging risk.
- the hardware and software architecture refers to the debugging information required by the upper computer software platform to control the debugging logic of the FPGA, and the logic function can be configured, and the crawling information can be dynamically displayed in the software.
- the debugging logic of the FPGA organizes the signals to be captured into a specific format according to the configuration of the upper computer software, and stores them in the internal RAM of the FPGA.
- the interface part of the debugging logic packs the data into the data specified by the communication protocol. Package, sent to the USB interface.
- the host computer software receives the data packet sent by the debugging logic for unpacking, stores it in the MySQL database, and dynamically displays the interface to the software.
- the hardware and software communication communicates according to a dedicated communication protocol.
- the present invention also provides a high-end fault-tolerant computer FPGA-specific debugging device based on a soft and hard architecture, which includes:
- the historical information is stored in the local database, and the data in the database can be used to look back at the operation of the system.
- the USB interface and the software platform perform data transmission.
- the hardware logic stores the information to be extracted into the local RAM according to the agreed format, and transmits the stored information to the software platform according to the communication protocol.
- the application layer uses its own communication protocol, the protocol includes control packets, data packets.
- the control message is mainly used to define the data format, the definition of valid data, etc.; the data message is mainly used to transmit debugging information.
- the message consists of a packet header, data, parity data, and packet tail.
- the present invention is directed to the debugging characteristics of a high-end fault-tolerant computer FPGA, and replaces the logic analyzer with a software and hardware architecture, thereby saving money and improving the debugging efficiency of the FPGA, and extracting the same information several times as much as the logic analyzer.
- the high-end fault-tolerant computer FPGA chip is characterized by a large amount of logic resources, a high utilization rate of 10, and few resources left for debugging.
- the system can not avoid the BUG in operation, and can quickly find the problem, which becomes the difficulty of debugging the high-end fault-tolerant computer FPGA chip.
- the invention utilizes the software and hardware architecture platform to solve the above problems well.
- FIG. 3 is a software interface diagram
- 4 is a hardware logical structure diagram
- FIG. 5 is a structural diagram of a hardware logic control portion
- FIG. 6 is a structural diagram of a hardware logic transmission part
- FIG. 7 is a structural diagram of a transmission protocol.
- the present invention mainly includes: a software platform (1), hardware logic (2)
- the historical information is stored in the local database, and the data in the database can be used to look back at the operation of the system.
- control message is mainly used to define the data format, the definition of valid data, etc.; the data message is mainly used to transmit debugging information.
- the message consists of a packet header, data, parity data, and packet tail.
- the software and hardware are used for debugging.
- the architecture is configurable, flexible to use, and low in cost.
- the debugging system is used. Firstly, the host computer software system is required to configure the hardware logic operation, and the configuration message is sent through the USB bus, and the hardware logic updates the corresponding information according to the configuration information to complete the configuration of the working mode. The entire system store runs, the detection logic performs the capture of the debug information, and the debug information is grouped according to the configuration mode, stored in the RAM format according to the format of the data packet, the interface portion of the hardware logic, reads the RAM message, according to the communication protocol. It is required to send data packets to the host computer for processing.
- the host computer software receives the data message sent by the hardware platform, performs an unpacking operation, stores the data according to a pre-configured mode, and displays the data in the interface.
- the commissioning staff can accurately detect the operation of the system. Offline data can be read offline to analyze the problem.
Abstract
一种基于软硬架构的高端容错计算机FPGA专用调试方法及其装置，涉及高端计算机设计领域。通过上位机软件平台控制FPGA的调试逻辑得到需要的调试信息，并且逻辑功能可配置，抓取信息可在软件中动态显示。FPGA的调试逻辑根据上位机软件配置将需要抓取的信号组织成特定格式，存储到FPGA内部RAM中，调试逻辑的接口部分将数据打包成通讯协议规定的数据包，发送到USB接口。上位机软件接收到调试逻辑发送的数据包进行解包，存储到MySQL数据库中，同时动态显示到软件的界面。软硬件通讯按照专用的通讯协议进行通讯。得到比逻辑分析仪更好的分析效果，并且节省大量资金。在调试系统的维护上更经济、方便，并且大大提高系统的可用性，降低调试风险。
Description
说明书
发明名称：基于软硬架构的高端容错计算机 FPGA专用调试方法及 其装置
技术领域
[0001] 本发明涉及高端计算机设计领域， 具体涉及一种基于软硬架构的高端容错计算 机 FPGA专用调试方法及其装置。
背景技术
[0002] 随着计算机技术的飞速发展， 为了满足经济社会发展的需要， 高性能的计算机 系统成为制约社会发展关键领域的瓶颈之一。 金融、 电信等关键领域对计算机 系统的性能要求极高， 因此需要构建庞大的多路计算机系统， 以便更好适应当 今各领域的应用需求， 但是另一方面也陷入了高端计算机系统稳定性和系统调 试难题， 高端计算机系统需要用到大量的 FPGA芯片， 芯片的内部逻辑的稳定性 及健壮性对整个高端计算机系统的稳定至关重要。 因此， 更好的更方便的调试 F PGA的内部逻辑显得更为重要， 是构建与维护高可靠计算机系统的有效方法之 技术问题
问题的解决方案
技术解决方案
[0003] 为了解决该问题， 本发明提供一种基于软硬架构的高端容错计算机 FPGA专用 调试方法， 针对高端容错计算机使用的 FPGA芯片调试特点， 采用软硬架构进行 动态可配置调试。 采用此架构可以得到比逻辑分析仪更好的分析效果， 并且节 省大量资金。 在调试系统的维护上更经济、 方便， 并且大大提高系统的可用性 ， 降低调试风险。 软硬件架构指的是， 通过上位机软件平台控制 FPGA的调试逻 辑得到需要的调试信息， 并且逻辑功能可配置， 抓取信息可在软件中动态显示 。 FPGA的调试逻辑根据上位机软件配置将需要抓取的信号组织成特定格式， 存 储到 FPGA内部 RAM中， 调试逻辑的接口部分将数据打包成通讯协议规定的数据
包， 发送到 USB接口。 上位机软件接收到调试逻辑发送的数据包进行解包， 存储 到 MySQL数据库中， 同吋动态显示到软件的界面。 软硬件通讯按照专用的通讯 协议进行通讯。
[0004] 本发明还提供了一种基于软硬架构的高端容错计算机 FPGA专用调试装置， 包 括：
[0005] 1) 软件平台， 基于 VC6.0 + MySQL平台幵发， 界面友好， 可以根据传输协议
， 提取不同报文并动态显示。 历史信息存储到本地数据库， 线下可以通过数据 库的数据回看系统的运行情况。
[0006] 2) 、 硬件逻辑， 逻辑部分与 FPGA逻辑同吋综合， 在 FPGA芯片中运行， 通过
USB接口与软件平台进行数据传输。 硬件逻辑把需要提取的信息按照约定格式存 储到本地 RAM， 并将存储的信息按照通讯协议传输到软件平台。
[0007] 3) 、 通讯协议， 软硬件进行通讯借助 USB接口， 在应用层采用自己设计的通 讯协议， 协议包括控制报文， 数据报文两类。 控制报文主要用来进行数据格式 的定义， 有效数据的定义等； 数据报文主要用来传输调试信息。 报文由包头， 数据， 校验数据， 包尾组成。
发明的有益效果
有益效果
[0008] 本发明针对高端容错计算机 FPGA的调试特点， 利用软件和硬件架构替代逻辑 分析仪， 即节省了资金又提高了 FPGA的调试效率， 同吋信息的提取量又数倍于 逻辑分析仪。 高端容错计算机 FPGA芯片的特点是逻辑资源占用多， 10的利用率 较高， 留给调试的资源很少。 同吋， 由于代码逻辑复杂， 系统在运行中不可避 免的出现 BUG, 能够及吋迅速的找到问题所在， 成了高端容错计算机 FPGA芯片 调试的难点。 本发明利用软硬件架构平台， 很好的解决了上述问题。
对附图的简要说明
附图说明
[0009] 图 1是系统结构图；
[0010] 图 2是软件系统结构图；
[0011] 图 3是软件界面图；
[0012] 图 4是硬件逻辑结构图；
[0013] 图 5是硬件逻辑控制部分结构图；
[0014] 图 6是硬件逻辑传输部分结构图；
[0015] 图 7是传输协议结构图。
本发明的实施方式
[0016] 下面参照附图， 对本发明的设计内容进行描述。
[0017] 正如发明内容中所描述的， 本发明中主要包括： 软件平台 （1) 、 硬件逻辑 (2
) 、 通讯协议 （3) 。
[0018] 1) 软件平台， 基于 VC6.0 + MySQL平台幵发， 界面友好， 可以根据传输协议
， 提取不同报文并动态显示。 历史信息存储到本地数据库， 线下可以通过数据 库的数据回看系统的运行情况。
[0019] 2) 、 硬件逻辑， 逻辑部分与 FPGA逻辑同吋综合， 在 FPGA芯片中运行， 通过 USB接口与软件平台进行数据传输。 硬件逻辑把需要提取的信息按照约定格式存 储到本地 RAM， 并将存储的信息按照通讯协议传输到软件平台。
[0020] 3) 、 通讯协议， 软硬件进行通讯借助 USB接口， 在应用层采用自己设计的通 讯协议， 协议包括控制报文， 数据报文两类。 控制报文主要用来进行数据格式 的定义， 有效数据的定义等； 数据报文主要用来传输调试信息。 报文由包头， 数据， 校验数据， 包尾组成。
[0021] 根据高端容错计算机 FPGA应用系统的特点， 采用软硬架构进行调试。 该架构 具有可配置， 使用灵活， 使用成本低等特点。
[0022] 调试系统使用， 首先需要上位机软件系统进行配置硬件逻辑的操作， 通过 USB 总线发送配置报文， 硬件逻辑根据配置信息进行相应信息的更新， 完成工作模 式的配置。 整个系统商店运行， 检测逻辑进行调试信息的抓取， 并根据配置模 式将调试信息进行组包， 按照数据包的格式存储到 RAM中， 硬件逻辑的接口部 分， 读取 RAM报文， 按照通讯协议规定发送数据报文给上位机进行处理。
[0023] 上位机软件， 接收到硬件平台发送的数据报文， 进行解包操作， 将数据按照预 先配置的模式进行存储并在界面中显示。 调试人员可以实吋检测系统运行情况
线下可以读取数据库中的历史数据进行问题的分析。
Claims
[权利要求 1] 基于软硬架构的高端容错计算机 FPGA专用调试方法， 其特征在于， 采用软硬架构进行动态可配置调试； 软硬件架构是指通过上位机软件 平台控制 FPGA的调试逻辑得到需要的调试信息， 并且逻辑功能可配 置， 抓取信息可在软件中动态显示； FPGA的调试逻辑根据上位机软 件配置将需要抓取的信号组织成特定格式， 存储到 FPGA内部 RAM中 ， 调试逻辑的接口部分将数据打包成通讯协议规定的数据包， 发送到 USB接口； 上位机软件接收到调试逻辑发送的数据包进行解包， 存储 到 MySQL数据库中， 同吋动态显示到软件的界面； 软硬件通讯按照 通讯协议进行通讯。
[权利要求 2] 基于软硬架构的高端容错计算机 FPGA专用调试装置， 其特征在于， 包括：
1) 软件平台， 基于 VC6.0 + MySQL平台幵发， 可以根据传输协议， 提取不同报文并动态显示； 历史信息存储到本地数据库， 线下可以通 过数据库的数据回看系统的运行情况；
2) 、 硬件逻辑， 逻辑部分与 FPGA逻辑同吋综合， 在 FPGA芯片中运 行， 通过 USB接口与软件平台进行数据传输； 硬件逻辑把需要提取的 信息按照约定格式存储到本地 RAM, 并将存储的信息按照通讯协议 传输到软件平台；
3) 、 通讯协议， 软硬件进行通讯借助 USB接口， 在应用层采用通讯 协议， 协议包括控制报文， 数据报文两类； 控制报文主要用来进行数 据格式的定义， 有效数据的定义； 数据报文主要用来传输调试信息。
[权利要求 3] 根据权利要求 2所述的装置， 其特征在于， 报文由包头， 数据， 校验 数据， 包尾组成。
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|---|---|---|---|---|
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7475303B1 (en) * | 2003-12-29 | 2009-01-06 | Mips Technologies, Inc. | HyperJTAG system including debug probe, on-chip instrumentation, and protocol |
| CN101770424B (zh) * | 2010-01-05 | 2011-11-30 | 天津七一二通信广播有限公司 | 适于数字通信终端底层协议栈的数据采集与仿真系统 |
| CN102929829A (zh) * | 2012-11-19 | 2013-02-13 | 江苏大学 | 一种用于计算机硬件实验的信息传递装置 |
| CN203101586U (zh) * | 2011-12-15 | 2013-07-31 | 李进 | 一种开发调试装置 |
| US20140244204A1 (en) * | 2013-02-28 | 2014-08-28 | Advantest Corporation | Tester with acceleration for packet building within a fpga block |
| CN204117407U (zh) * | 2014-09-30 | 2015-01-21 | 西安邮电大学 | 一种图像处理模拟教学实验设备 |
| CN104598354A (zh) * | 2015-02-15 | 2015-05-06 | 浪潮电子信息产业股份有限公司 | 基于软硬架构的高端容错计算机fpga专用调试方法及其装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102103186A (zh) * | 2009-12-18 | 2011-06-22 | 上海贝尔股份有限公司 | 一种fpga调试方法及其设备 |
| CN102495359B (zh) * | 2011-12-13 | 2014-04-23 | 曙光信息产业(北京)有限公司 | 一种fpga调试系统和方法 |
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-
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7475303B1 (en) * | 2003-12-29 | 2009-01-06 | Mips Technologies, Inc. | HyperJTAG system including debug probe, on-chip instrumentation, and protocol |
| CN101770424B (zh) * | 2010-01-05 | 2011-11-30 | 天津七一二通信广播有限公司 | 适于数字通信终端底层协议栈的数据采集与仿真系统 |
| CN203101586U (zh) * | 2011-12-15 | 2013-07-31 | 李进 | 一种开发调试装置 |
| CN102929829A (zh) * | 2012-11-19 | 2013-02-13 | 江苏大学 | 一种用于计算机硬件实验的信息传递装置 |
| US20140244204A1 (en) * | 2013-02-28 | 2014-08-28 | Advantest Corporation | Tester with acceleration for packet building within a fpga block |
| CN204117407U (zh) * | 2014-09-30 | 2015-01-21 | 西安邮电大学 | 一种图像处理模拟教学实验设备 |
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