CN220604337U - 一种控制电路 - Google Patents

Abstract

本实用新型实施例公开了一种控制电路，该控制电路包括：eMMC芯片和开关电路；其中，所述开关电路的第一信号输入端为片上系统SOC控制端；所述开关电路的信号输出端连接所述eMMC芯片内VCC引脚，所述VCC引脚为所述eMMC芯片的第二信号输入端；响应于所述开关电路的第一信号输入端输入低电平信号，将所述低电平信号由所述开关电路的信号输出端输入至所述eMMC芯片内VCC引脚的第二信号输入端，控制所述eMMC芯片执行强制下电操作。利用该技术方案，通过开关电路的第一信号输入端的低电平信号控制eMMC芯片，从而解决eMMC芯片在软、硬件复位后仍处于持续异常状态的问题，实现eMMC芯片的强制下电，解决eMMC芯片软、硬件复位失效的问题。

Description

一种控制电路

技术领域

本实用新型涉及芯片控制技术领域，尤其涉及一种控制电路。

背景技术

目前，很多车型所选用的芯片逐渐向“以国产芯片为主”的趋势发展，对于存储芯片而言，部分国产eMMC存在特殊情况下，软、硬件复位失效的情况，无法通过软、硬件复位的方式使处于异常状态的eMMC恢复到默认模式。对于eMMC而言，在eMMC存在异常状态时，通常通过上电复位、硬件复位和软件复位三种方式进行复位。其中，上电复位，即在上电后，主机通过一个特殊的基于eMMC总线的协议初始化eMMC器件。硬件复位，即主机通过拉低复位信号，使eMMC恢复到默认模式。软件复位，即主机通过发送复位指令，使eMMC恢复到默认模式。现有技术中，通常情况下当eMMC芯片出现持续性异常时，可以通过软、硬件复位使其恢复默认模式解决问题，然而，在特殊情况下，eMMC可能存在软、硬件复位后无法解决问题的情况，亟需一种控制凡方式以解决eMMC芯片在软、硬件复位后仍处于持续异常状态的问题。

实用新型内容

本实用新型实施例提供了一种控制电路，解决eMMC芯片在软、硬件复位后仍处于持续异常状态的问题，实现eMMC芯片的强制下电，解决eMMC芯片软、硬件复位失效的问题。

第一方面，本实用新型实施例提供了一种控制电路，包括：eMMC芯片和开关电路；

其中，所述开关电路的第一信号输入端为片上系统SOC控制端；

所述开关电路的信号输出端连接所述eMMC芯片内VCC引脚，所述VCC引脚为所述eMMC芯片的第二信号输入端；

响应于所述开关电路的第一信号输入端输入低电平信号，将所述低电平信号由所述开关电路的信号输出端输入至所述eMMC芯片内VCC引脚的第二信号输入端，控制所述eMMC芯片执行强制下电操作。

本实用新型实施例中提供了一种控制电路，该控制电路包括：eMMC芯片和开关电路；其中，所述开关电路的第一信号输入端为片上系统SOC控制端；所述开关电路的信号输出端连接所述eMMC芯片内VCC引脚，所述VCC引脚为所述eMMC芯片的第二信号输入端；响应于所述开关电路的第一信号输入端输入低电平信号，将所述低电平信号由所述开关电路的信号输出端输入至所述eMMC芯片内VCC引脚的第二信号输入端，控制所述eMMC芯片执行强制下电操作，可以解决eMMC芯片在软、硬件复位后仍处于持续异常状态的问题，实现eMMC芯片的强制下电，解决eMMC芯片软、硬件复位失效的问题。。该控制电路具有实现成本低且电路简单可靠以及容易实现的特点，具有更好的适用性。

附图说明

图1为本实用新型实施例一提供的一种控制电路的结构框图；

图2为本实用新型一实施例中所提供的一种控制电路中eMMC芯片的结构示意图；

图3为本实用新型实施例提供的一种控制电路中开关电路的结构示意图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。

在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各项操作(或步骤)描述成顺序的处理，但是其中的许多操作可以被并行地、并发地或者同时实施。此外，各项操作的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。此外，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。

本实用新型使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本实用新型的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在一实施例中，图1为本实用新型实施例一提供的一种控制电路的结构框图，该控制电路适用于开关电路控制eMMC芯片的强制下电时的情况。如图1所示，该控制电路，包括：开关电路110和eMMC芯片120；

其中，开关电路110的第一信号输入端为片上系统SOC控制端；

开关电路110的信号输出端连接eMMC芯片120内VCC引脚，VCC引脚为eMMC芯片120的第二信号输入端；

响应于开关电路110的第一信号输入端输入低电平信号，将低电平信号由开关电路110的信号输出端输入至eMMC芯片120内VCC引脚的第二信号输入端，控制eMMC芯片120执行强制下电操作。

其中，第一信号输入端为开关电路110的信号输入端，第二信号输入端为eMMC芯片120内VCC引脚，可以理解为，开关电路110的信号输出端与该第二信号输入端相连接。

在本实施例中，开关电路110的第一信号输入端为片上系统SOC控制端；该片上系统SOC控制端可以产生电平信号以作为输入开关电路的输入电平信号，该输入电平信号可以包括高电平信号和低电平信号。本实施例中，开关电路110的信号输出端连接eMMC芯片120内VCC引脚，VCC引脚为eMMC芯片的第二信号输入端；响应于开关电路110的第一信号输入端输入低电平信号，将低电平信号由开关电路110的信号输出端输入至eMMC芯片120内VCC引脚的第二信号输入端，控制eMMC芯片120执行强制下电操作。当然，响应于开关电路110的第一信号输入端输入高电平信号，将高电平信号由开关电路110的信号输出端输入至eMMC芯片120内VCC引脚的第二信号输入端，以使eMMC芯片120处于正常工作状态。

在一实施例中，控制电路，还包括：响应于开关电路110的第一信号输入端输入高电平信号，将高电平信号由开关电110路的信号输出端输入至eMMC芯片120内VCC引脚的第二信号输入端，以使eMMC芯片120处于正常工作状态。

在本实施例中，在片上系统SOC控制端向开关电路110的第一信号输入端输入高电平信号，将高电平信号由开关电路的信号输出端输入至eMMC芯片120内VCC引脚的第二信号输入端，以使eMMC芯片120处于正常工作状态。

在一实施例中，控制电路中的eMMC芯片120，包括：芯片控制器、Flash内存阵列、八条数据线引脚DATE0至DATE7、命令线引脚CMD、复位线引脚Reset、时钟引脚CLK、数据选通引脚DS、VCC引脚、VCCQ引脚和VDDI引脚。

在本实施例中，eMMC芯片120，包括：芯片控制器、Flash内存阵列、八条数据线引脚DATE0至DATE7、命令线引脚CMD、复位线引脚Reset、时钟引脚CLK、数据选通引脚DS、VCC引脚、VCCQ引脚和VDDI引脚。当然，每个引脚都对应相应的作用。

在一实施例中，八条数据线引脚DATE0至DATE7均采用10KΩ电阻上拉至1.8V，以保证eMMC在休眠模式下的信号电平固定；

命令线引脚CMD采用10KΩ电阻上拉至1.8V，以保证命令线引脚CMD的驱动能力；

复位线引脚Reset采用10KΩ电阻上拉至1.8V，以保证复位线引脚Reset引脚具有高电平信号的初始状态；

时钟引脚CLK外接第一电阻R1，用于进行阻抗匹配；

数据选通引脚DS外接第二电阻R2的第一端，第二电阻R2为0Ω调试电阻，第二电阻R2的第二端连接第三电阻R3的第一端，第三电阻R3的第二端接地；

VCC引脚连接开关电路110的信号输出端；VCC引脚还连接第一电容C1的第一端和第二电容C2的第一端；第一电容C1和第二电容C2并联连接；第一电容C1的第二端和第二电容C2的第二端分别接地；

VCCQ引脚连接第三电容C3的第一端和第四电容C4的第一端；第三电容C3和第四电容C4并联连接；第四电容C4的第二端和第四电容C4的第二端分别接地；

VDDI引脚分别连接第五电容C5的第一端和第六电容C6的第一端；第五电容C5的第二端和第六电容C6的第二端分别接地；第五电容C5和第六电容C6并联。

在本实施例中，针对eMMC芯片120内的每个器件进行了相应的说明，本实施例中，八条数据线引脚DATE0至DATE7均采用10KΩ电阻上拉至1.8V，以保证eMMC在休眠模式下的信号电平固定；命令线引脚CMD采用10KΩ电阻上拉至1.8V，以保证命令线引脚CMD的驱动能力；复位线引脚Reset采用10KΩ电阻上拉至1.8V，以保证复位线引脚Reset引脚具有高电平信号的初始状态；时钟引脚CLK外接第一电阻R1，用于进行阻抗匹配；数据选通引脚DS外接第二电阻R2的第一端，第二电阻R2为0Ω调试电阻，第二电阻R2的第二端连接第三电阻R3的第一端，第三电阻R3的第二端接地；VCC引脚连接开关电路的信号输出端；VCC引脚还连接第一电容C1的第一端和第二电容C2的第一端；第一电容C1和第二电容C2并联连接；第一电容C1的第二端和第二电容C2的第二端分别接地；VCCQ引脚连接第三电容C3的第一端和第四电容C4的第一端；第三电容C3和第四电容C4并联连接；第四电容C4的第二端和第四电容C4的第二端分别接地；VDDI引脚分别连接第五电容C5的第一端和第六电容C6的第一端；第五电容C5的第二端和第六电容C6的第二端分别接地；第五电容C5和第六电容C6并联。

在一实施例中，第一电容C1为100nF；第二电容C2为4.7μF；第五电容C5为100nF；第六电容C6为1μF。

具体的，VCC引脚所连接第一电容C1和第二电容C2的取值分为为：第一电容C1为100nF；第二电容C2为4.7μF；VDDI引脚所连接第五电容C5和第六电容C6的取值分别为：第五电容C5为100nF；第六电容C6为1μF。

示例性的，图2为本实用新型一实施例中所提供的一种控制电路中eMMC芯片的结构示意图，图2中的八条数据线引脚DATE0至DATE7所连接的电阻R3至电阻R10均采用10KΩ电阻上拉至1.8V；命令线引脚CMD和复位线引脚Reset分别所连接的电阻R1和电阻R2采用10KΩ电阻上拉至1.8V；图2中的电阻R13即为上述实施例中的第一电阻R1；电阻R11即为上述实施例中的第二电阻R2；电阻R12即为上述实施例中的第三电阻R3；电容C1即为上述实施例中的第一电容C1；电容C2即为上述实施例中的第二电容C2；电容C3即为上述实施例中的第三电容C3；电容C4即为上述实施例中的第四电容C4；电容C5即为上述实施例中的第五电容C5；电容C6即为上述实施例中的第六电容C6。

需要说明的是，图2中的VCC引脚的3.3伏连接开关电路110的信号输出端，即为VCC引脚为eMMC芯片的信号输入端；在本实施例中，对于DAT0-DAT7(数据线0-数据线7)，全部采用10KΩ电阻上拉至1.8V，保证eMMC在休眠模式下信号电平固定，不会出现高阻状态。对于CMD(命令线)，采用10KΩ电阻上拉至1.8V，保证命令线具有比较大的驱动能力。对于Reset(复位线)，采用10KΩ电阻上拉至1.8V，保证Reset引脚具有高电平的初始状态。对于DS(数据选通)，连接0Ω调试电阻后，采用10KΩ电阻下拉到地。对于VCCQ和VCC引脚，保证每个引脚连接一个100nF，0402封装电容后，并联一个4.7μF，0805封装的电容接地。对于VDDI引脚，连接一个100nF的电容接地后，并联一个1μF接地。对于CLK(时钟)引脚，串接一个电阻，起到阻抗匹配的作用。

在本实施例中，eMMC芯片120内部主要由controller(控制器)和NAND Flash(Flash内存阵列)两部分组成，其中NAND Flash负责存储数据，controller负责管理内存，提供标准接口，使eMMC能够自动调整工作方式。本发明通过令eMMC外接PMOS开关电路，实现为eMMC芯片120内部controller强行下电，利用上电复位解决eMMC芯片软、硬件复位失效的问题。

在一实施例中，开关电路120包括：第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、三极管、第七电容C7、第八电容C8和PMOS管；

其中，第四电阻R4的第一端与片上系统SOC控制端连接，第四电阻R4的第二端分别与第五电阻R5的第一端和三极管的基极连接；第五电阻R5的第二端上拉电阻至1.8V；

三极管的发射极连接第六电阻R6的第一端，第六电阻R6的第二端接地；三极管的集电极连接第七电阻R7的第一端；第七电阻R7的第二端分别连接第八电阻R8的第一端、第七电容C7的第一端和PMOS管的栅极；

PMOS管的源极的第一端分别与第八电阻R8的第二端、第七电容C7的第二端以及第九电阻R9的第一端连接；第八电阻R8与第七电容C7为并联连接，用于上拉第八电阻R8至3.3V；

PMOS管的源极的第二端分别与第九电阻R9的第二端、开关电路的信号输出端以及第八电容C8的第一端连接；PMOS管与所述第九电阻R9为并联关系；所述第八电容C8的第二端接地。

在本实施例中，开关电路包括：第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、三极管、第七电容C7、第八电容C8和PMOS管；其中，第四电阻R4的第一端与片上系统SOC控制端连接，第四电阻R4的第二端分别与第五电阻R5的第一端和三极管的基极连接；第五电阻R5的第二端上拉电阻至1.8V；三极管的发射极连接第六电阻R6的第一端，第六电阻R6的第二端接地；三极管的集电极连接第七电阻R7的第一端；第七电阻R7的第二端分别连接第八电阻R8的第一端、第七电容C7的第一端和PMOS管的栅极；PMOS管的源极的第一端分别与第八电阻R8的第二端、第七电容C7的第二端以及第九电阻R9的第一端连接；第八电阻R8与第七电容C7为并联连接，用于上拉第八电阻R8至3.3V；PMOS管的源极的第二端分别与第九电阻R9的第二端、开关电路的信号输出端以及第八电容C8的第一端连接；PMOS管与第九电阻R9为并联关系；第八电容C8的第二端接地。

在一实施例中，第四电阻R4为2千欧，第五电阻R5为10千欧，第六电阻R6为10千欧，第七电阻R7为100千欧，第八电阻R8为100千欧，第九电阻R9为0欧的调试电阻；第七电容C7为1μF，第八电容C8为10μF。

在本实施例中，与片上系统SOC控制端连接的第四电阻R4为2千欧，与三极管的基极连接的第五电阻R5为10千欧，与三极管的发射极连接的第六电阻R6为10千欧，与三极管的集电极连接的第七电阻R7为100千欧，与第七电阻连接的第八电阻R8为100千欧，与第七电容C7连接的第九电阻R9为0欧的调试电阻；与PMOS管的栅极所连接的第七电容C7为1μF，与第七电容所连接的第八电容C8为10μF。

在一实施例中，PMOS管的栅极和源极所并联的第九电阻R9、第七电容C7，以及PMOS管的栅极和三极管集电极串接的第七电阻R7的作用均为限制片上系统SOC控制端的电源启动时的最大瞬时输入电流；第七电阻R7和第八电阻R8同时具有一定的分压作用，以使三极管导通时，PMOS管的栅极电压小于源极电压。

在本实施例中，最大瞬时输入电流可以理解为限制设备启动时的浪涌电流。

在本实施例中，PMOS管的栅极和源极所并联的第九电阻R9、第七电容C7，以及PMOS管的栅极和三极管集电极串接的第七电阻R7的作用均为限制片上系统SOC控制端的电源启动时的最大瞬时输入电流；并且第七电阻R7和第八电阻R8同时具有一定的分压作用，以使三极管导通时，PMOS管的栅极电压小于源极电压。本实施例中，片上系统SOC控制端和三极管之间串联的第四电阻和三极管发射极串联的第六电阻的作用为限流，第八电容C8为VCC的滤波电容。

在一实施例中，开关电路110的第一信号输入端输入低电平信号时，三极管截止，PMOS管的栅极输入高电平信号，PMOS管截止，开关电路110的信号输出端输入低电平信号至eMMC芯片内VCC引脚的第二信号输入端，控制eMMC芯片执行强制下电操作。

在本实施例中，片上系统SOC控制端向开关电路110的第一信号输入端输入低电平信号时，三极管截止，PMOS管的栅极输入高电平信号，PMOS管截止，开关电路的信号输出端输入低电平信号至eMMC芯片内VCC引脚的第二信号输入端，控制eMMC芯片执行强制下电操作。可以理解为，当SoC端输出低电平时，三极管截止，PMOS栅极输入高电平，PMOS截止，eMMC端VCC输入低电平，eMMC下电。

在一实施例中，开关电路110的第一信号输入端输入高电平信号时，三极管导通，PMOS管的栅极输入低电平信号，PMOS管导通，开关电路110的信号输出端输入高电平信号至eMMC芯片内VCC引脚的第二信号输入端，控制eMMC芯片正常工作。

在本实施例中，片上系统SOC控制端向开关电路的第一信号输入端输入高电平信号时，三极管导通，PMOS管的栅极输入低电平信号，PMOS管导通，开关电路110的信号输出端输入高电平信号至eMMC芯片内VCC引脚的第二信号输入端，控制eMMC芯片正常工作。可以理解为，当片上系统SOC控制端输出高电平时，三极管导通，PMOS栅极输入低电平，PMOS导通，eMMC端VCC输入高电平，eMMC正常工作。

示例性的，图3为本实用新型实施例提供的一种控制电路中开关电路的结构示意图。本实施例中，图3中的SOC-EMCC-CONTROL为上述实施例中的片上系统SOC控制端，即为开关电路的第一信号输入端；Emcc-VCC即为上述实施例中的开关电路的信号输出端，该开关电路的信号输出端与图2中eMMC芯片的VCC引脚相连，以在接收相应的控制信号时，控制eMMC芯片执行强制下电操作，或者eMMC芯片处于正常工作状态。

如图3所示，一个2KΩ电阻1引脚连接片上系统SOC控制端，2引脚连接NPN三极管基极，并且连接一个10KΩ的第五电阻R5上拉到1.8V，三极管发射极串联一个10KΩ的第六电阻R6下拉到地，三极管集电极串联一个100Ω的第七电阻R7连接至PMOS栅极，PMOS栅极和源极并联一个1μF的第七电容C7和一个100KΩ的第八电阻R8上拉至3.3V，PMOS源极和漏极并联一个0Ω调试电阻R9，PMOS漏极连接至eMMC的VCC引脚，串联一个10μF的第九电容C9下拉到地，保证片上系统SOC控制端输出高电平时，eMMC正常工作，片上系统SOC控制端输出低电平时，强制eMMC下电。其中，eMMC芯片的VCC引脚为eMMC内部的controller供电。下图中，PMOS栅极和源极并联的电阻、电容以及栅极和三极管集电极串接的电阻，三个器件的作用为限制设备启动时的浪涌电流，并且第八电阻R8和第七电阻R7同时具有一定的分压作用，使三极管导通时，PMOS的栅极电压小于源极电压。片上系统SOC控制端和三极管之间串联的电阻R4和三极管发射极串联的电阻R6的作用为限流；第八电容C8为VCC的滤波电容。

在本实施例中，当片上系统SOC控制端输出高电平时，三极管导通，PMOS栅极输入低电平，PMOS导通，eMMC端VCC输入高电平，eMMC正常工作。当片上系统SOC控制端输出低电平时，三极管截止，PMOS栅极输入高电平，PMOS截止，eMMC端VCC输入低电平，eMMC下电。

本实用新型实施例中提供了一种控制电路，该控制电路包括：eMMC芯片和开关电路；其中，开关电路的第一信号输入端为片上系统SOC控制端；开关电路的信号输出端连接eMMC芯片内VCC引脚，VCC引脚为eMMC芯片的第二信号输入端；响应于开关电路的第一信号输入端输入低电平信号，将低电平信号由开关电路的信号输出端输入至eMMC芯片内VCC引脚的第二信号输入端，控制eMMC芯片执行强制下电操作，可以解决eMMC芯片在软、硬件复位后仍处于持续异常状态的问题，实现eMMC芯片的强制下电，解决eMMC芯片软、硬件复位失效的问题。该控制电路具有实现成本低且电路简单可靠以及容易实现的特点，具有更好的适用性。

注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。

Claims (10)

1.一种控制电路，其特征在于，所述控制电路，包括：eMMC芯片和开关电路；

其中，所述开关电路的第一信号输入端为片上系统SOC控制端；

所述开关电路的信号输出端连接所述eMMC芯片内VCC引脚，所述VCC引脚为所述eMMC芯片的第二信号输入端；

响应于所述开关电路的第一信号输入端输入低电平信号，将所述低电平信号由所述开关电路的信号输出端输入至所述eMMC芯片内VCC引脚的第二信号输入端，控制所述eMMC芯片执行强制下电操作。

2.根据权利要求1所述的控制电路，其特征在于，所述控制电路，还包括：

响应于所述开关电路的第一信号输入端输入高电平信号，将所述高电平信号由所述开关电路的信号输出端输入至所述eMMC芯片内VCC引脚的第二信号输入端，以使所述eMMC芯片处于正常工作状态。

3.根据权利要求1所述的控制电路，其特征在于，所述eMMC芯片，包括：芯片控制器、Flash内存阵列、八条数据线引脚DATE0至DATE7、命令线引脚CMD、复位线引脚Reset、时钟引脚CLK、数据选通引脚DS、VCC引脚、VCCQ引脚和VDDI引脚。

4.根据权利要求3所述的控制电路，其特征在于，所述八条数据线引脚DATE0至DATE7均采用10KΩ电阻上拉至1.8V，以保证eMMC在休眠模式下的信号电平固定；

所述命令线引脚CMD采用10KΩ电阻上拉至1.8V，以保证命令线引脚CMD的驱动能力；

所述复位线引脚Reset采用10KΩ电阻上拉至1.8V，以保证复位线引脚Reset引脚具有高电平信号的初始状态；

所述时钟引脚CLK外接第一电阻R1，用于进行阻抗匹配；

所述数据选通引脚DS外接第二电阻R2的第一端，所述第二电阻R2为0Ω调试电阻，所述第二电阻R2的第二端连接第三电阻R3的第一端，所述第三电阻R3的第二端接地；

所述VCC引脚连接所述开关电路的信号输出端；所述VCC引脚还连接第一电容C1的第一端和第二电容C2的第一端；所述第一电容C1和第二电容C2并联连接；所述第一电容C1的第二端和第二电容C2的第二端分别接地；

所述VCCQ引脚连接第三电容C3的第一端和第四电容C4的第一端；所述第三电容C3和第四电容C4并联连接；所述第四电容C4的第二端和第四电容C4的第二端分别接地；

所述VDDI引脚分别连接第五电容C5的第一端和第六电容C6的第一端；所述第五电容C5的第二端和所述第六电容C6的第二端分别接地；所述第五电容C5和所述第六电容C6并联。

5.根据权利要求4所述的控制电路，其特征在于，所述第一电容C1为100nF；所述第二电容C2为4.7μF；所述第五电容C5为100nF；所述第六电容C6为1μF。

6.根据权利要求1所述的控制电路，其特征在于，所述开关电路包括：第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、三极管、第七电容C7、第八电容C8和PMOS管；

其中，所述第四电阻R4的第一端与所述片上系统SOC控制端连接，所述第四电阻R4的第二端分别与所述第五电阻R5的第一端和所述三极管的基极连接；所述第五电阻R5的第二端上拉电阻至1.8V；

所述三极管的发射极连接所述第六电阻R6的第一端，所述第六电阻R6的第二端接地；所述三极管的集电极连接所述第七电阻R7的第一端；所述第七电阻R7的第二端分别连接所述第八电阻R8的第一端、所述第七电容C7的第一端和所述PMOS管的栅极；

所述PMOS管的源极的第一端分别与所述第八电阻R8的第二端、所述第七电容C7的第二端以及所述第九电阻R9的第一端连接；所述第八电阻R8与所述第七电容C7为并联连接，用于上拉所述第八电阻R8至3.3V；

所述PMOS管的源极的第二端分别与所述第九电阻R9的第二端、所述开关电路的信号输出端以及所述第八电容C8的第一端连接；所述PMOS管与所述第九电阻R9为并联关系；所述第八电容C8的第二端接地。

7.根据权利要求6所述的控制电路，其特征在于，所述第四电阻R4为2千欧，所述第五电阻R5为10千欧，所述第六电阻R6为10千欧，所述第七电阻R7为100千欧，所述第八电阻R8为100千欧，所述第九电阻R9为0欧的调试电阻；所述第七电容C7为1μF，第八电容C8为10μF。

8.根据权利要求6所述的控制电路，其特征在于，所述PMOS管的栅极和源极所并联的所述第九电阻R9、所述第七电容C7，以及所述PMOS管的栅极和所述三极管集电极串接的所述第七电阻R7的作用均为限制所述片上系统SOC控制端的电源启动时的最大瞬时输入电流；所述第七电阻R7和所述第八电阻R8同时具有一定的分压作用，以使所述三极管导通时，所述PMOS管的栅极电压小于源极电压。

9.根据权利要求6所述的控制电路，其特征在于，所述开关电路的第一信号输入端输入低电平信号时，所述三极管截止，所述PMOS管的栅极输入高电平信号，所述PMOS管截止，所述开关电路的信号输出端输入低电平信号至所述eMMC芯片内VCC引脚的第二信号输入端，控制所述eMMC芯片执行强制下电操作。

10.根据权利要求6所述的控制电路，其特征在于，所述开关电路的第一信号输入端输入高电平信号时，所述三极管导通，所述PMOS管的栅极输入低电平信号，所述PMOS管导通，所述开关电路的信号输出端输入高电平信号至所述eMMC芯片内VCC引脚的第二信号输入端，控制所述eMMC芯片正常工作。