CN220510044U - 半导体结构 - Google Patents

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Abstract

一种半导体结构，本公开描述了一种设置于半导体基板中的内埋导电结构及其形成方法。结构包含外延区，设置于基板上且相邻于纳米结构栅极层及纳米结构通道层；第一硅化物层，设置于外延区的顶部之内；以及第一导电结构，设置于第一硅化物层的顶表面上。结构还包含第二硅化物层，设置于外延区的底部之内；以及第二导电结构，设置于第二硅化物层的底表面上且贯穿基板，其中第二导电结构包含第一金属层，与第二硅化物层接触；以及第二金属层，与第一金属层接触。

Description

半导体结构
技术领域
本实用新型实施例涉及半导体结构，尤其涉及半导体基板中的内埋导电结构。
背景技术
随着半导体技术的进步，现代社会对更高的储存容量、更快的处理系统、更高的性能以及更低的成本的需求越来越高。为了满足这些需求，半导体产业持续微缩化具有三维(three-dimensional；3D)晶体管的半导体装置的尺寸，诸如全绕式栅极场效晶体管(gate-all-around field-effect transistors；
GAAFETs)以及鳍式场效晶体管(fin field-effect transistors；finFETs)。可形成互连结构于全绕式栅极场效晶体管以及鳍式场效晶体管上以将晶体管电性地耦合至集成电路(integrated circuit；IC)中的其他元件。
实用新型内容
本实用新型的目的在于提出一种半导体结构，以解决上述至少一个问题。
本实用新型实施例提供一种半导体结构，包含外延区，设置于基板上且相邻于纳米结构栅极层及纳米结构通道层；第一硅化物层，设置于外延区的顶部之内；第一导电结构，设置于第一硅化物层的顶表面上；第二硅化物层，设置于外延区的底部之内；以及第二导电结构，设置于第二硅化物层的底表面上且贯穿基板，其中第二导电结构包含第一金属层，与第二硅化物层接触；以及第二金属层，与第一金属层接触。
根据本实用新型其中的一个实施方式，还包括：一内间隔物，介于该外延区与该纳米结构栅极层之间。
根据本实用新型其中的一个实施方式，还包括：一介电层，设置于该基板的底表面上，其中该第二金属层贯穿该介电层以及该基板的一底部。
根据本实用新型其中的一个实施方式，该第二导电结构还包括：一衬件，且其中该衬件的一外侧侧壁与该基板接触，该衬件的一内侧侧壁与该第一金属层及该第二金属层接触，且该衬件的顶表面与该第二硅化物层接触。
根据本实用新型其中的一个实施方式，该第二金属层的厚度与该第一金属层的厚度之间的比例为1至10。
根据本实用新型其中的一个实施方式，该第二硅化物层的厚度与该第一金属层的厚度之间的比例为0.5至1。
根据本实用新型其中的一个实施方式，还包括：一栅极结构，设置于该纳米结构通道层上；以及一间隔物，介于该栅极结构与该第一导电结构之间。
本实用新型实施例提供一种半导体结构，包含金属填充层，贯穿基板的底部；金属盖层，设置于金属填充层的顶表面上，其中金属盖层的顶表面位于基板的顶表面上方；源极/漏极区，设置于基板上且包含第一硅化物层，位于源极/漏极区的顶部之内，及第二硅化物层，位于源极/漏极区的底部之内，其中第二硅化物层的底表面与金属盖层的顶表面接触；源极/漏极接触件结构，与第一硅化物层的顶表面接触；以及栅极结构，相邻设置于源极/漏极接触件结构。
根据本实用新型其中的一个实施方式，该金属填充层的厚度与该金属盖层的厚度之间的比例为1至10。
根据本实用新型其中的一个实施方式，该金属填充层以及该源极/漏极接触件结构为实质上对准。
附图说明
由以下的详细叙述配合所附附图，可最好地理解本实用新型实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本实用新型实施例的特征。
图1是根据一些实施例，示出基板中具有内埋导电结构的半导体装置的剖面示意图。
图2是根据一些实施例，示出制造基板中具有内埋导电结构的半导体装置的方法的流程示意图。
图3、图4、图5、图6、图7、图8、图9、图10、图11以及图12是根据一些实施例，示出基板中具有内埋导电结构的半导体装置在其制造工艺的各种阶段的剖面示意图。
附图标记如下：
100:半导体装置
102:基板
104:纳米结构通道层
106:内间隔物
108:纳米结构栅极层
108A:栅极电极
108B:栅极介电层
110:间隔物
112:栅极结构
112A:栅极电极
112B:栅极介电层
114:蚀刻停止层
116:层间介电层
118:中段与后段结构
120:源极/漏极区
122:顶硅化物层
124:源极/漏极接触件结构
126:源极/漏极接触件结构衬件
128:硬掩模层
130:内埋导电结构衬件
132:底硅化物层
134:金属盖层
136:金属填充层
138:内埋导电结构
200:方法
202/204/206:操作
208/210/212:操作
214/216/218/220:操作
602:内埋导电结构开口
H1:厚度
H2:厚度
H3:厚度
H4:厚度
H5:厚度
H6:厚度
H7:厚度
H8:厚度
W1:宽度
W2:宽度
W3:宽度
W4:宽度
X:方向
Y:方向
Z:方向
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本实用新型实施例的说明。当然，这些仅仅是范例，并非用以限定本实用新型实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。如同本公开所使用，第一元件形成于第二元件上代表了第一元件与第二元件为直接接触而形成。此外，本实用新型实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
值得注意的是，说明书中提到的“一实施例”、“实施例”、“例示性实施例”、“示例”等，表示所描述的实施例可以包含特定的特征、结构、或特性，但并非所有实施例都需要包含特定的特征、结构、或特性。此外，上述用语并非都是指同一实施例。此外，当特定的特征、结构、或特性被描述为与实施例相关时，在本实用新型所属技术领域中技术人员的知识范围之内，无论是否明确地描述，都会在与其他实施例相关时实现此特定的特征、结构、或特性。
应理解的是，本公开的用词或者术语仅是为了描述的目的而非作出限制，本公开的说明书的用词或术语应由相关技术领域中技术人员根据本公开的教示来解释。
在一些实施例中，用词“大约”以及“实质上”可以代表给定的数值在5％范围之内的变异(例如，数值的±1％、±2％、±3％、±4％、±5％)。这些数值仅是作为示例且不意图作出限制。用词“大约”以及“实质上”可以代表相关技术领域中技术人员根据本公开的教示所解释的数值的百分比。
除非另行说明，否则对图1、图3、图4、图5、图6、图7、图8、图9、图10、图11以及图12中具有相同标号的元件的讨论将适用于彼此。
随着半导体技术的进步，现代社会对更高的储存容量、更快的处理系统、更高的性能以及更低的成本的需求越来越高。为了满足这些需求，半导体产业持续微缩化具有三维(3D)晶体管的半导体装置的尺寸，诸如全绕式栅极场效晶体管(GAAFETs)以及鳍式场效晶体管(finFETs)。在鳍式场效晶体管中，鳍片结构可形成于基板上。在全绕式栅极场效晶体管中，鳍片结构可形成于基板上，纳米结构栅极层可形成于鳍片结构上，而纳米结构通道层可形成于纳米结构栅极层上。在鳍式场效晶体管与全绕式栅极场效晶体管两者中，栅极结构可形成于鳍片结构的第一部分上，而源极/漏极(source/drain；S/D)区可形成于鳍片结构的第二部分上。顶硅化物层可形成于源极/漏极区的顶部之内。源极/漏极接触件结构可形成于顶硅化物层上。栅极接触件结构可形成于栅极结构上。互连结构(interconnectstructures)可形成于源极/漏极接触件结构与栅极接触件结构上。互连结构可将源极/漏极接触件结构以及栅极接触件结构电性地耦合至互连结构的金属导孔(vias)以及金属导线。
为了减小互连结构的尺寸，内埋(buried)导电结构，诸如埋入式电源轨(buriedpower rail)，可形成于基板中且低于源极/漏极区。由于电性耦合功能可通过内埋导电结构来达成，因此内埋导电结构可降低互连结构的膜层总数。底硅化物层可形成于源极/漏极区的底部之内。为了避免底硅化物层遭受氧化，可形成阻挡层(barrier layers)于底硅化物层下方。内埋导电结构衬件(liners)以及金属填充层可形成于阻挡层下方。阻挡层可通过使用以氮为主的等离子体工艺氮化底硅化物层来形成。以氮为主的等离子体工艺可能将底硅化物层的一部分转化为阻挡层。因此，减少了底硅化物层的厚度。以氮为主的等离子体工艺亦可能通过轰击(bombardment)移除底硅化物层的多个部分，进一步减少了底硅化物层的厚度。由于减少了底硅化物层的厚度，增加了内埋导电结构的电阻且半导体装置的性能可能被降低。
本公开提供了具有降低电阻的内埋导电结构的例示性半导体装置以及其例示性制造方法。可形成金属盖层于底硅化物层下方以防止底硅化层遭受氧化。内埋导电结构衬件以及金属填充层可形成于金属盖层下方。金属盖层可通过原子层沉积(atomic layerdeposition；ALD)工艺或者化学气相沉积(chemical vapor deposition；CVD)工艺来形成。由于金属盖层沉积于底硅化物层下方，底硅化物层将不会转化为阻挡层。由于金属盖层不使用等离子体工艺来形成，亦不会产生可能移除底硅化物层的多个部分的轰击。因此，底硅化物层可维持其厚度。由于底硅化物层维持了其厚度，内埋导电结构的电阻可为低电阻，而可增加半导体装置的性能。在一些实施例中，金属盖层可作为籽晶(seed)层以在由下往上(bottom-up)的形成方式中促进金属填充层的形成。在一些实施例中，金属盖层可作为胶(glue)层以改善金属填充层的黏合。
图1是根据一些实施例，示出具有内埋导电结构138的半导体装置100的剖面示意图。半导体装置100可包含基板102、纳米结构通道层104、内间隔物106、纳米结构栅极层108、间隔物110、栅极结构112、蚀刻停止层114(etch stop layers；ESLs)、层间介电层116(interlayer dielectric；ILD)、中段(middle-end-of-the-line；MEOL)与后段(back-end-of-the-line；BEOL)结构118、源极/漏极区120、顶硅化物层122、源极/漏极接触件结构124、源极/漏极接触件结构衬件126、硬掩模层128、内埋导电结构衬件130、底硅化物层132、金属盖层134以及金属填充层136。在一些实施例中，半导体装置100可包含约2至约6个交替的纳米结构通道层104以及纳米结构栅极层108。在一些实施例中，半导体装置100可为鳍式场效晶体管(finFET)，其并未包含纳米结构通道层104、内间隔物106、或者纳米结构栅极层108。
基板102可为半导体材料，诸如硅(Si)、锗(Ge)、硅锗(SiGe)、绝缘体上覆硅(silicon-on-insulator；SOI)结构以及上述的组合。此外，基板102可掺杂p型掺质(dopants)，诸如硼(B)、铟(In)、铝(Al)以及镓(Ga)，或可掺杂n型掺质，诸如磷(P)以及砷(As)。基板102可具有厚度H4，其范围为约20纳米至约50纳米、范围为约15纳米至约80纳米以及范围为约10纳米至约100纳米。
纳米结构通道层104可设置于基板102上且介于相邻的纳米结构栅极层108之间。纳米结构通道层104可为半导体材料。在一些实施例中，纳米结构通道层104可具有与基板102相同的半导体材料。举例来说，纳米结构通道层104可包含硅(Si)。在一些实施例中，纳米结构通道层104可具有与基板102相同的结晶方向(crystalline orientation)。
纳米结构栅极层108可设置于基板102上且介于相邻的纳米结构通道层104之间。栅极结构112可设置于纳米结构栅极层108以及纳米结构通道层104上。栅极结构112以及纳米结构栅极层108可包含多膜层结构。栅极结构112以及纳米结构栅极层108可包含栅极介电层112B以及栅极介电层108B。在一些实施例中，栅极介电层112B以及栅极介电层108B可包含绝缘材料，诸如氧化硅(SiOx)、氮化硅(SiN)、氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)、氧化锗(GeOx)、氧化硅锗(SiGeOx)以及上述的组合。在一些实施例中，栅极介电层112B以及栅极介电层108B可包括高介电常数介电材料，诸如氧化铪(HfO2)、氧化钛(TiO2)、氧化锆铪(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)以及上述的组合。高介电常数介电材料可具有大于约3.9的介电常数。栅极介电层112B以及栅极介电层108B可具有范围为约1纳米至约10纳米的厚度。
栅极结构112以及纳米结构栅极层108可包含栅极电极112A以及栅极电极108A。在一些实施例中，栅极电极112A以及栅极电极108A可包含设置于栅极介电层112B以及栅极介电层108B上的导电层。导电层可具有多膜层(未示出于图1)。栅极电极112A以及栅极电极108A可包含设置于栅极介电层112B以及栅极介电层108B上的功函数金属层(workfunction metal；WFM)(未示出于图1)，以及包含设置于功函数金属层上的栅极金属填充层(未示出于图1)。在一些实施例中，功函数金属层可包含钛铝(TiAl)、碳化钛铝(TiAlC)、钽铝(TaAl)、碳化钽铝(TaAlC)、掺杂铝的钛(Ti)、掺杂铝的氮化钛(TiN)、掺杂铝的钽(Ta)、掺杂铝的氮化钽(TaN)、其他合适的以铝为主的材料、实质上不含铝(例如，不具有Al)的以钛为主或以钽为主的氮化物或合金，诸如TiN、氮硅化钛(TiSiN)、钛金合金(Ti-Au)、钛铜合金(Ti-Cu)、TaN、氮硅化钽(TaSiN)、钽金合金(Ta-Au)、钽铜合金(Ta-Cu)以及上述的组合。功函数金属层可具有范围为约2纳米至约20纳米的厚度。栅极金属填充层可包含合适的导电材料，诸如钨(W)、低氟钨(low-fluorine tungsten；LFW)、Ti、银(Ag)、钌(Ru)、钼(Mo)、铜(Cu)、钴(Co)、Al、铱(Ir)、镍(Ni)、金属合金以及上述的组合。栅极金属填充层可具有范围为约2纳米至约100纳米的厚度。
源极/漏极区120可设置于基板102上且相邻于纳米结构栅极层108以及纳米结构通道层104。源极/漏极区120可为半导体材料。在一些实施例中，源极/漏极区120可具有与基板102以及纳米结构通道层104相同的半导体材料。举例来说，源极/漏极区120可包含Si或SiGe。在一些实施例中，源极/漏极区120可为外延的Si或外延的SiGe。在一些实施例中，源极/漏极区120可具有与基板102以及纳米结构通道层104相同的结晶方向。源极/漏极区120可掺杂p型掺质，诸如B以及其他合适的p型掺质。源极/漏极区120可掺杂n型掺质，诸如P以及其他合适的n型掺质。在一些实施例中，源极/漏极区120可掺杂与基板102相同的掺质。源极/漏极区120的掺质浓度可为约1×1020atoms/cm3至约3×1022atoms/cm3。在一些实施例中，源极/漏极区120可具有高于基板102的掺质浓度。举例来说，源极/漏极区120可具有基板102的约10倍至约100倍高的掺质浓度。源极/漏极区120可具有厚度H5，其范围为约30纳米至约60纳米、范围为约20纳米至约80纳米以及范围为约10纳米至约100纳米。
内间隔物106可介于纳米结构栅极层108与源极/漏极区120之间。间隔物110可介于栅极结构112与源极/漏极接触件结构124之间。蚀刻停止层114(ESLs)可设置于栅极结构112上。层间介电层116(ILD)可设置于蚀刻停止层114上。内间隔物106、间隔物110、蚀刻停止层114以及层间介电层116可包含绝缘材料，诸如SiOx、SiN、SiCN、SiOCN、SiGeOx以及上述的组合。内间隔物106可具有范围为约1纳米至约10纳米的厚度。间隔物110可具有范围为约1纳米至约20纳米的厚度。蚀刻停止层114可具有范围为约1纳米至约20纳米的厚度。层间介电层116可具有范围为约5纳米至约500纳米的厚度。
硬掩模层128可设置于基板102的底表面上。硬掩模层128可包含绝缘材料，诸如碳氧化硅(SiCO)、SiOx、SiN、SiCN、SiOCN、SiGeOx以及上述的组合。硬掩模层128可具有厚度H7，其范围为约20纳米至约50纳米、范围为约15纳米至约80纳米以及范围为约10纳米至约100纳米。
中段(MEOL)与后段(BEOL)结构118可设置于源极/漏极接触件结构124以及层间介电层116(ILD)上。中段与后段结构118可包含多膜层的互连结构(未示出于图1)。每个互连结构可包含金属间介电层(inter-metal dielectric；IMD)(未示出于图1)以及金属导孔与内嵌于金属间介电层之内的金属导线(未示出于图1)。中段与后段结构118可电性地耦合至源极/漏极接触件结构124以及栅极接触件结构(未示出于图1)。中段与后段结构118可具有范围为约50纳米至约5000微米的厚度。
顶硅化物层122可设置于源极/漏极区120的顶部之内。在一些实施例中，顶硅化物层122可占据源极/漏极区120的整个顶表面。在一些实施例中，顶硅化物层122可占据源极/漏极区120的顶表面，其实质上近似于源极/漏极接触件结构124的底表面。在一些实施例中，顶硅化物层122可具有实质上平坦的顶表面以及实质上平坦的底表面。底硅化物层132可设置于源极/漏极区120的底部之内。在一些实施例中，底硅化物层132可占据源极/漏极区120的整个底表面。在一些实施例中，底硅化物层132可占据源极/漏极区120的底表面，其实质上近似于金属盖层134的顶表面或者金属填充层136的顶表面。在一些实施例中，底硅化物层132可具有曲面的顶表面、曲面的底表面、或者曲面的顶表面以及曲面的底表面两者。
顶硅化物层122以及底硅化物层132可包含硅化钛(TiSi)、硅化钴(CoSi)、硅化镍(NiSi)、硅化钌(RuSi)、硅化钼(MoSi)、硅化钨(WSi)、或上述的组合。顶硅化物层122可具有厚度H8，其范围为约5纳米至约20纳米、范围为约3纳米至约25纳米以及范围为约1纳米至约30纳米。底硅化物层132可具有厚度H3，其范围为约5纳米至约10纳米、范围为约3纳米至约15纳米以及范围为约1纳米至约20纳米。若厚度H3大于20纳米，底硅化物层132可能占据太多源极/漏极区120的空间，且载子的总数可能降低。若厚度H3小于1纳米，内埋导电结构138的电阻可能会太大。若内埋导电结构138的电阻大于约500欧姆(Ohm；Ω)，则代表了内埋导电结构138的电阻可能太大。
金属盖层134可设置于底硅化物层132的底表面上。在一些实施例中，金属盖层134可具有曲面的顶表面、曲面的底表面、或曲面的顶表面与曲面的底表面两者。在一些实施例中，金属盖层134的顶表面可位于基板102的顶表面上方。金属盖层134可包含导电材料，诸如W、Mo、或上述的组合。金属盖层134可具有厚度H2，其范围为约5纳米至约10纳米、范围为约3纳米至约15纳米以及范围为约1纳米至约20纳米。厚度H2与厚度H3之间的比例H2/H3可为约0.7至约0.8、可为约0.6至约0.9以及可为约0.5至约1。若厚度H2大于20纳米，或者若比例H2/H3大于1，金属盖层134可能占据太多源极/漏极区120的空间，且载子的总数可能降低。若厚度H2小于1纳米，或者若比例H2/H3小于0.5，金属盖层134不能有效地防止底硅化物层132的氧化。若有大于约80％的底硅化物层132被氧化，则代表金属盖层134不能有效地防止底硅化物层132的氧化。
源极/漏极接触件结构衬件126可设置于顶硅化物层122的顶表面上。源极/漏极接触件结构衬件126的外侧侧壁可与层间介电层116(ILD)、蚀刻停止层114(ESLs)以及间隔物110接触。源极/漏极接触件结构衬件126的内侧侧壁可与源极/漏极接触件结构124接触。源极/漏极接触件结构衬件126的底表面可与顶硅化物层122接触。内埋导电结构衬件130可设置于底硅化物层132的底表面上。内埋导电结构衬件130的外侧侧壁可与基板102以及硬掩模层128接触。内埋导电结构衬件130的内侧侧壁可与金属填充层136以及金属盖层134接触。内埋导电结构衬件130的顶表面可与底硅化物层132接触。
源极/漏极接触件结构衬件126以及内埋导电结构衬件130可包含碳化硅(SiC)、SiCO、SiOx、SiN、SiCN、SiOCN、SiGeOx、氧化镧(La2O3)、氧化铝(Al2O3)、氮氧化铝(AlON)、ZrO2、HfO2、氧化锌(ZnO)、氮化锆(ZrN)、氧化锆铝(ZrAlO)、TiO2、Ta2O3、氧化钇(YO)、氮碳化钽(TaCN)、锆硅(ZrSi)、HfZrO、HfSiO4、硅酸锆(ZrSiO2)，以及上述的组合。源极/漏极接触件结构衬件126以及内埋导电结构衬件130可具有宽度W1，其范围为约3纳米至约6纳米、范围为约2纳米至约8纳米以及范围为约1纳米至约10纳米。在一些实施例中，半导体装置100可能不包含源极/漏极接触件结构衬件126及/或内埋导电结构衬件130。
源极/漏极接触件结构124可设置于顶硅化物层122的顶表面上。在一些实施例中，源极/漏极接触件结构124可具有实质上平坦的底表面。金属填充层136可设置于金属盖层134的底表面上。在一些实施例中，金属填充层136可具有曲面的顶表面以及实质上平坦的底表面。金属填充层136可贯穿(traverse through)基板102以及硬掩模层128。在一些实施例中，金属填充层136的顶表面可位于基板102的顶表面下方。在一些实施例中，金属填充层136可实质上与源极/漏极接触件结构124在第一方向对准，诸如在方向X对准。在一些实施例中，金属填充层136可实质上与源极/漏极接触件结构124在第二方向对准，诸如在方向Y对准。源极/漏极接触件结构124以及金属填充层136可包含导电材料，诸如Co、W、Ru、Al、Mo、Ti、Cu、或上述的组合。在一些实施例中，金属填充层136可具有与金属盖层134相同的导电材料。在一些实施例中，金属填充层136可具有与金属盖层134不同的导电材料。
源极/漏极接触件结构124可具有宽度W3，其范围为约20纳米至约60纳米、范围为约15纳米至约80纳米以及范围为约10纳米至约100纳米。在一些实施例中，源极/漏极接触件结构124的顶部宽度可大于底部宽度。源极/漏极接触件结构124可具有厚度H6，其范围为约10纳米至约50纳米、范围为约8纳米至约80纳米以及范围为约5纳米至约100纳米。金属填充层136在其底表面周围可具有宽度W2，其范围为约10纳米至约30纳米、范围为约8纳米至约40纳米以及范围为约5纳米至约50纳米。金属填充层136在其顶表面周围可具有宽度W4，其范围为约8纳米至约28纳米、范围为约7纳米至约38纳米以及范围为约5纳米至约48纳米。在一些实施例中，金属填充层136的底部宽度可大于顶部宽度。金属填充层136可具有厚度H1，其范围为约15纳米至约45纳米、范围为约8纳米至约70纳米以及范围为约5纳米至约100纳米。厚度H1与厚度H2之间的比例H1/H2可为约3至约5、可为约2至约8以及可为约1至约10。若比例H1/H2小于约1，金属盖层134可能占据太多源极/漏极区120的空间，且载子的总数可能降低。若比例H1/H2大于约10，金属盖层134不能有效地防止底硅化物层132的氧化。若有大于约80％的底硅化物层132被氧化，则代表金属盖层134不能有效地防止底硅化物层132的氧化。
图2是根据一些实施例，示出制造具有如图1所示出的内埋导电结构138的半导体装置100的方法200的流程示意图。为了示出的目的，图2中所示出的操作将参见如图3至图12所示出的制造半导体装置100的例示性制造工艺来描述。图3至图12是根据一些实施例，示出半导体装置100在制造的各种阶段的剖面示意图。可执行额外的制造操作于方法200的各种操作之间，且这些操作为了简单起见而被省略。这些额外的制造操作亦在本公开的精神与范围之内。此外，并非所有本公开所提供的操作都需要被执行。此外，一些操作可以同时执行或者以不同于图2所示出的顺序执行。图3至图12中的元件与上方描述的图1中的元件具有相同的标号。值得注意的是，方法200可能不会形成完整的半导体装置100。因此，应理解的是，可提供额外的工艺于方法200之前、期间以及之后，且一些其他工艺在本公开可能只进行简要描述。
参见图2，在操作202中，形成包含源极/漏极区的前侧结构于基板上。举例来说，如图3所示出，包含源极/漏极区120的前侧结构可形成于基板102上。可形成超晶格(superlattice)结构于基板102上。超晶格结构可包含多个纳米结构SiGe层(未示出于图3)外延地成长于基板102上，以及包含多个纳米结构通道层104外延地成长于多个纳米结构SiGe层上。超晶格结构可通过光刻图案化工艺或双重图案化工艺来图案化。多晶硅可通过化学气相沉积(CVD)工艺坦覆(blanket)沉积于图案化的超晶格结构上方。多晶硅可通过光刻图案化工艺来图案化，以形成多晶硅结构(未示出于图3)。多晶硅结构可形成于图案化的超晶格结构的第一部分上。可通过化学气相沉积工艺或物理气相沉积(physical vapordeposition；PVD)工艺沉积间隔物110于多晶硅结构上。可通过干式蚀刻工艺或湿式蚀刻工艺移除图案化的超晶格结构的第二部分，以形成源极/漏极区开口。纳米结构SiGe层的端部可通过干式蚀刻工艺来移除，以形成内间隔物开口。可通过化学气相沉积工艺或物理气相沉积工艺沉积内间隔物106于内间隔物开口中。
可外延地成长源极/漏极区120于源极/漏极区开口中。例如但不限于，可使用来源气体外延地成长源极/漏极区120，诸如硅烷(SiH4)、四氯化硅(SiCl4)、三氯硅烷(trichlorosilane；TCS)以及二氯硅烷(SiH2Cl2以及dichlorosilane；DSC)。可使用氢(H2)作为反应气体，以减少上述气体。举例来说，H2可与Cl结合以形成氯化氢(HCl)，令Si外延地成长于源极/漏极区120中。外延成长期间的成长温度的范围可为约700℃至约1250℃，取决于所使用的气体。在一些实施例中，基板102可作为源极/漏极区120的籽晶层。源极/漏极区120可在其外延成长工艺期间使用p型掺质，诸如B、In以及Ga，或者使用n型掺质，诸如P以及As，进行原位(in-situ)掺杂。对于p型原位掺杂来说，可使用p型掺杂前趋物(precursors)，诸如二硼烷(B2H6)、三氟化硼(BF3)以及其他的p型掺杂前趋物来进行。对于n型原位掺杂来说，可使用n型掺杂前趋物，诸如磷化氢(PH3)、砷化氢(AsH3)以及其他的n型掺杂前趋物来进行。
多晶硅结构可通过干式蚀刻工艺来移除，以形成栅极结构开口。纳米结构SiGe层可通过干式蚀刻工艺来移除，以形成栅极层开口。可以通过等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)工艺、化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、或原子层沉积(ALD)工艺沉积栅极介电层112B以及栅极介电层108B于栅极结构开口以及栅极层开口中。可以通过等离子体增强化学气相沉积工艺、化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、或金属有机化学气相沉积(metalorganic chemical vapor deposition；MOCVD)工艺沉积功函数金属层(WFM)(未示出于图3)于沉积栅极介电层112B以及栅极介电层108B上。可以通过等离子体增强化学气相沉积工艺、化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、金属有机化学气相沉积工艺、或溅镀(sputtering)工艺沉积栅极金属填充层(未示出于图3)于功函数金属层上。在将多晶硅结构替换为栅极结构112，以及将纳米结构SiGe层替换为纳米结构栅极层108之后，可以通过化学气相沉积工艺沉积蚀刻停止层114(ESLs)于栅极结构112上。可以通过化学气相沉积工艺或者物理气相沉积工艺沉积层间介电层116(ILD)于蚀刻停止层114上。
层间介电层116(ILD)以及蚀刻停止层114(ESLs)的多个部分可通过干式蚀刻工艺来移除，以形成源极/漏极接触件结构开口。可通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、或原子层沉积(ALD)工艺沉积金属于源极/漏极区120被源极/漏极接触件结构开口所露出的顶部之内，并接着进行热退火(anneal)工艺来形成顶硅化物层122。在一些实施例中，可通过使用以金属作为注入物的离子注入工艺来形成顶硅化物层116。可通过化学气相沉积工艺或原子层沉积工艺沉积源极/漏极接触件结构衬件126于源极/漏极接触件结构开口中。可通过化学气相沉积工艺、金属有机化学气相沉积(MOCVD)工艺、物理气相沉积工艺、溅镀工艺、或电镀工艺沉积源极/漏极接触件结构124于源极/漏极接触件结构开口中、于顶硅化物层122上以及于源极/漏极接触件结构衬件126上。在一些实施例中，可执行化学机械平坦化(chemical mechanical planarization；CMP)处理以平坦化源极/漏极接触件结构124以及层间介电层116(ILD)的多个顶表面。
可形成中段(MEOL)与后段(BEOL)结构118于源极/漏极接触件结构124以及层间介电层116(ILD)上。每层的中段与后段结构118可通过：(i)通过物理气相沉积(PVD)工艺或化学气相沉积(CVD)工艺沉积金属间介电层(IMD)；(ii)通过干式蚀刻工艺或湿式蚀刻工艺形成金属导孔开口以及金属导线开口于金属间介电层中；(iii)通过化学气相沉积工艺、金属有机化学气相沉积(MOCVD)工艺、物理气相沉积工艺、溅镀工艺、或电镀工艺沉积金属于金属导孔开口以及金属导线开口中来形成金属导孔以及金属导线；以及(iv)执行化学机械平坦化(CMP)处理以将金属导孔以及金属导线的多个顶表面与金属间介电层的顶表面平坦化。
参见图2，在操作204中，翻转并薄化基板。举例来说，如图4所示出，可翻转以及薄化基板102。基板102可通过机械研磨(grinding)处理、化学机械平坦化(CMP)处理、湿式蚀刻工艺、或干式蚀刻工艺来薄化。
参见图2，在操作206中，可沉积硬掩模层于基板上。举例来说，如图5所示出，可沉积硬掩模层128于基板102上。硬掩模层128可通过化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺来沉积。
参见图2，在操作208中，移除硬掩模层、基板以及源极/漏极区的多个部分，以形成内埋导电结构开口。举例来说，如图6所示出，可移除硬掩模层128、基板102以及源极/漏极区120的多个部分，以形成内埋导电结构开口602。可通过干式蚀刻工艺或湿式蚀刻工艺来移除硬掩模层128、基板102以及源极/漏极区120的多个部分。在一些实施例中，干式蚀刻工艺可包含蚀刻剂，其具有(i)含氧气体；(ii)甲烷(CH4)；(iii)含氟气体(例如，四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)及/或六氟乙烷(C2F6))；(iv)含氯气体(例如，氯(Cl2)、氯仿(CHCl3)、四氯化碳(CCl4)及/或三氯化硼(BCl3))；(v)含溴气体(例如，溴化氢(HBr)及/或溴仿(CHBr3))；(vi)含碘气体；(vii)其他合适的蚀刻气体及/或等离子体；或(viii)上述的组合。在一些实施例中，湿式蚀刻工艺可包含在稀释氢氟酸(diluted hydrofluoric acid；DHF)、氢氧化钾(KOH)溶液、过氧化氢(H2O2)、氨(NH3)、含有氢氟酸(HF)、硝酸(HNO3)、乙酸(CH3COOH)的溶液、或上述的组合中的蚀刻。形成内埋导电结构开口602的蚀刻工艺可为定时蚀刻。在一些实施例中，形成内埋导电结构开口602的区域可通过光刻胶层(未示出于图6)来定义。
参见图2，在操作210中，沉积内埋导电结构衬件于内埋导电结构开口中。举例来说，如图7所示出，可沉积内埋导电结构衬件130于内埋导电结构开口602中。内埋导电结构衬件130可通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、或原子层沉积(ALD)工艺来沉积。
参见图2，在操作212中，移除内埋导电结构衬件的多个部分。举例来说，如图8所示出，可移除内埋导电结构衬件130的多个部分。可通过干式蚀刻工艺移除内埋导电结构衬件130位于硬掩模层128上方以及源极/漏极区120上的多个部分。干式蚀刻工艺可为定向式(directional)蚀刻工艺，其在水平方向上(诸如在方向X上以及方向Y上)以大于在垂直方向上(诸如在方向Z上)的速率移除内埋导电结构衬件130。在一些实施例中，在水平方向上的蚀刻速率与在垂直方向上的蚀刻速率之间的比例可为约2至约100。
参见图2，在操作214中，形成底硅化物层于被内埋导电结构开口所露出的源极/漏极区之内。举例来说，如图9所示出，可形成底硅化物层132于被内埋导电结构开口602所露出的源极/漏极区120之内。可以通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、或原子层沉积(ALD)工艺沉积金属于被内埋导电结构开口602所露出的源极/漏极区120之内，并接着进行热退火工艺来形成底硅化物层132。在一些实施例中，底硅化物层132可以通过使用以金属作为注入物的离子注入工艺来形成。
参见图2，在操作216中，形成金属盖层于底硅化物层上。举例来说，如图10所示出，可形成金属盖层134于底硅化物层132上。可通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺来形成金属盖层134。例如但不限于，金属盖层134可使用来源气体来沉积，诸如氯化钨(WClx)或氯化钼(MoClx)。可使用氢(H2)作为反应气体，以减少上述气体。举例来说，H2可与Cl结合以形成氯化氢(HCl)，令钨(W)或钼(Mo)沉积于底硅化物层132上。沉积的成长温度的范围可为约200℃至约300℃、可为约150℃至约400℃以及可为约100℃至约500℃，取决于所使用的气体。沉积腔室(chamber)中的压力的范围可为约5Torr至约50Torr、可为约1Torr至约75Torr以及可为约0.1Torr至约100Torr，取决于所使用的气体。若压力大于约100Torr，或者若温度大于约500℃，金属盖层134可能占据太多源极/漏极区120的空间，且载子的总数可能降低。若压力小于约0.1Torr，或者若温度小于约100℃，金属盖层134不能有效地防止底硅化物层132的氧化。若有大于约80％的底硅化物层132被氧化，则代表金属盖层134不能有效地防止底硅化物层132的氧化。
金属盖层134可选择性地形成于金属表面上而不形成于介电表面上。举例来说，金属盖层134可选择性地形成于底硅化物层132上而不形成于内埋导电结构衬件130的侧壁上。由于金属盖层134为沉积于底硅化物层132上，底硅化物层132不可能有任何转化(conversion)。由于金属盖层134不使用等离子体工艺来形成，亦不会产生可能移除底硅化物层132的多个部分的轰击。因此，底硅化物层132可维持其厚度。因为维持了底硅化物层132的厚度，内埋导电结构138的电阻可为低电阻，而可增加半导体装置100的性能。
参见图2，在操作218中，沉积金属填充层于内埋导电结构开口中。举例来说，如图11所示出，可沉积金属填充层136于内埋导电结构开口602中。在一些实施例中，可通过化学气相沉积(CVD)工艺沉积金属填充层136。例如但不限于，金属填充层136可使用来源气体来沉积，诸如氟化钨(WFx)、WClx、氟化钼(MoFx)、MoClx、或氧化钌(RuOx)。可使用氢(H2)或氨(NH3)作为反应气体，以减少上述气体。举例来说，H2可与Cl结合以形成氯化氢(HCl)，H2可与F结合以形成氟化氢(HF)，或者H2可与O结合以形成H2O，令钨(W)、钼(Mo)、或钌(Ru)沉积于金属盖层134上。沉积的成长温度的范围可为约100℃至约450℃，取决于所使用的气体。沉积腔室中的压力的范围可为约1mTorr至约50Torr，取决于所使用的气体。在一些实施例中，可通过电镀工艺来沉积金属填充层136。例如但不限于，电镀混合物可包含氯化钴(CoClx)、氧硫化钴(CoSxOy)、氯化铜(CuClx)、或氧硫化铜(CuSxOy)。电镀混合物可包含如对二甲基氨基苯甲醛(dimethylaminobenzaldehyde；DMBA)、氯化铵(NH4Cl)、BOxHy、CoCxHyNz、CHxOy以及上述的组合的溶液。电镀混合物的温度的范围可为约10℃至约70℃。电镀混合物的pH值的范围可为约6至约10。
金属填充层136可选择性地形成于金属表面上而不形成于介电表面上。举例来说，金属填充层136可选择性地形成于金属盖层134上，且不形成于内埋导电结构衬件130的侧壁上。在一些实施例中，金属盖层134可作为籽晶层以在由下往上的形成方式中促进金属填充层136的形成。在一些实施例中，金属盖层134可作为胶层以改善金属填充层136的黏合。
参见图2，在操作220中，对金属填充层进行抛光。举例来说，如图12所示出，可对金属填充层136进行抛光。位于硬掩模层128的顶表面上方的金属填充层136可通过化学机械抛光(CMP)处理进行抛光。在化学机械抛光处理之后，可翻转基板102，且可形成如图1所示出的半导体装置100。
本公开提供了一种具有降低电阻的内埋导电结构(例如，内埋导电结构138)的例示性半导体装置(例如，半导体装置100)以及其例示性制造方法(例如，方法200)。可形成金属盖层(例如，金属盖层134)于底硅化物层(例如，底硅化物层132)下方以防止底硅化层遭受氧化。内埋导电结构衬件(例如，内埋导电结构衬件130)以及金属填充层(例如，金属填充层136)可形成于金属盖层下方。金属盖层可通过原子层沉积(ALD)工艺或者化学气相沉积(CVD)工艺来形成。由于金属盖层沉积于底硅化物层下方，底硅化物层将不会转化为阻挡层。由于金属盖层不使用等离子体工艺来形成，亦不会产生可能移除底硅化物层的多个部分的轰击。因此，底硅化物层可维持其厚度。由于底硅化物层维持了其厚度，内埋导电结构的电阻可为低电阻，而可增加半导体装置的性能。在一些实施例中，金属盖层可作为籽晶层以在由下往上的形成方式中促进金属填充层的形成。在一些实施例中，金属盖层可作为胶层以改善金属填充层的黏合。
在一些实施例中，提供了一种半导体结构，包含外延区，设置于基板上且相邻于纳米结构栅极层及纳米结构通道层；第一硅化物层，设置于外延区的顶部之内；以及第一导电结构，设置于第一硅化物层的顶表面上。半导体结构还包含第二硅化物层，设置于外延区的底部之内；以及第二导电结构，设置于第二硅化物层的底表面上且贯穿基板，其中第二导电结构包含第一金属层，与第二硅化物层接触；以及第二金属层，与第一金属层接触。
在一些实施例中，半导体结构还包含内间隔物，介于外延区与纳米结构栅极层之间。在一些实施例中，半导体结构还包含介电层，设置于基板的底表面上，其中第二金属层贯穿介电层以及基板的底部。在一些实施例中，第二导电结构还包含衬件，且其中衬件的外侧侧壁与基板接触，衬件的内侧侧壁与第一金属层及第二金属层接触，且衬件的顶表面与第二硅化物层接触。在一些实施例中，第一金属层包含钨(W)、钼(Mo)、或上述的组合，且其中第一金属层的厚度为约1纳米至约20纳米。在一些实施例中，第二金属层包含钴(Co)、钨(W)、钌(Ru)、铝(Al)、钼(Mo)、钛(Ti)、铜(Cu)、或上述的组合，且其中第二金属层的厚度为约5纳米至约100纳米。在一些实施例中，第二金属层的厚度与第一金属层的厚度之间的比例为约1至约10。在一些实施例中，第二硅化物层包含硅化钛(TiSi)、硅化钴(CoSi)、硅化镍(NiSi)、硅化钌(RuSi)、硅化钼(MoSi)、硅化钨(WSi)、或上述的组合，且其中第二硅化物层的厚度为约1纳米至约10纳米。在一些实施例中，第二硅化物层的厚度与第一金属层的厚度之间的比例为约0.5至约1。在一些实施例中，半导体结构还包含栅极结构，设置于纳米结构通道层上；以及间隔物，介于栅极结构与第一导电结构之间。
在另一些实施例中，提供了一种半导体结构，包含金属填充层，贯穿基板的底部；以及金属盖层，设置于金属填充层的顶表面上，其中金属盖层的顶表面位于基板的顶表面上方。半导体结构还包含源极/漏极区，设置于基板上且包含第一硅化物层，位于源极/漏极区的顶部之内，及第二硅化物层，位于源极/漏极区的底部之内，其中第二硅化物层的底表面与金属盖层的顶表面接触。半导体结构还包含源极/漏极接触件结构，与第一硅化物层的顶表面接触；以及栅极结构，相邻设置于前述源极/漏极接触件结构。
在一些实施例中，半导体结构还包含纳米结构栅极层及纳米结构通道层，介于基板与栅极结构之间；内间隔物，介于源极/漏极区与纳米结构栅极层之间；以及间隔物，介于栅极结构与源极/漏极接触件结构之间。在一些实施例中，半导体结构还包含衬件，其中衬件的外侧侧壁与基板接触，衬件的内侧侧壁与金属填充层及金属盖层接触，且衬件的顶表面与第二硅化物层接触。在一些实施例中，金属填充层的厚度与金属盖层的厚度之间的比例为约1至约10。在一些实施例中，第二硅化物层的厚度与金属盖层的厚度之间的比例为约0.5至约1。在一些实施例中，金属填充层以及源极/漏极接触件结构为实质上对准。
在又一些实施例中，提供了一种半导体结构的形成方法，包含形成外延区于基板上；形成第一硅化物层于外延区的顶部之内；以及形成第一导电结构于第一硅化物层的顶表面上。半导体结构的形成方法还包含移除基板的一部分及外延区的底部以形成开口；以及形成第二硅化物层于开口所露出的外延区之内。半导体结构的形成方法还包含形成第二导电结构于开口中，包含形成第一金属层于第二硅化物层的底表面上；以及形成第二金属层于第一金属层的底表面上。
在一些实施例中，半导体结构的形成方法还包含沉积衬件于开口中；移除衬件的一部分以露出外延区；形成第二硅化物层与衬件及外延区接触；以及选择性地沉积第一金属层于第二硅化物层上。在一些实施例中，形成第一金属层包含选择性地沉积金属于第二硅化物层上，且其中形成第二金属层包含选择性地沉积金属于第一金属层上。在一些实施例中，形成第一金属层包含选择性地沉积第一金属于第二硅化物层上，且其中形成第二金属层包含选择性地沉积不同于第一金属的第二金属于第一金属层上。
应理解的是，本公开内容的详细描述部分而非摘要部分旨在用于解释权利要求。本公开内容的摘要部分可以阐述发明人所设想的本公开的一个或多个但不是所有可能的实施例，且因此，不旨在以任何方式限制所附的权利要求。
以上概述数个实施例的特征，以使本实用新型所属技术领域中技术人员可以更加理解本实用新型实施例的观点。本实用新型所属技术领域中技术人员应理解，可轻易地以本实用新型实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本实用新型所属技术领域中技术人员也应理解，此类等效的结构并无悖离本实用新型的精神与范围，且可以在不违背本实用新型的精神和范围下，做各式各样的改变、取代以及替换。因此，本实用新型的保护范围当视随附的权利要求所界定为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：
一外延区，设置于一基板上且相邻于一纳米结构栅极层及一纳米结构通道层；
一第一硅化物层，设置于该外延区的一顶部之内；
一第一导电结构，设置于该第一硅化物层的顶表面上；
一第二硅化物层，设置于该外延区的一底部之内；以及
一第二导电结构，设置于该第二硅化物层的底表面上且贯穿该基板，其中该第二导电结构包括：
一第一金属层，与该第二硅化物层接触；以及
一第二金属层，与该第一金属层接触。
2.如权利要求1所述的半导体结构，其特征在于，还包括：一内间隔物，介于该外延区与该纳米结构栅极层之间。
3.如权利要求1所述的半导体结构，其特征在于，还包括：一介电层，设置于该基板的底表面上，其中该第二金属层贯穿该介电层以及该基板的一底部。
4.如权利要求1所述的半导体结构，其特征在于，该第二导电结构还包括：一衬件，且其中该衬件的一外侧侧壁与该基板接触，该衬件的一内侧侧壁与该第一金属层及该第二金属层接触，且该衬件的顶表面与该第二硅化物层接触。
5.如权利要求1所述的半导体结构，其特征在于，该第二金属层的厚度与该第一金属层的厚度之间的比例为1至10。
6.如权利要求1所述的半导体结构，其特征在于，该第二硅化物层的厚度与该第一金属层的厚度之间的比例为0.5至1。
7.如权利要求1至4中任一项所述的半导体结构，其特征在于，还包括：
一栅极结构，设置于该纳米结构通道层上；以及
一间隔物，介于该栅极结构与该第一导电结构之间。
8.一种半导体结构，其特征在于，包括：
一金属填充层，贯穿一基板的一底部；
一金属盖层，设置于该金属填充层的顶表面上，其中该金属盖层的顶表面位于该基板的顶表面上方；
一源极/漏极区，设置于该基板上且包括：一第一硅化物层，位于该源极/漏极区的一顶部之内，及一第二硅化物层，位于该源极/漏极区的一底部之内，其中该第二硅化物层的底表面与该金属盖层的顶表面接触；
一源极/漏极接触件结构，与该第一硅化物层的顶表面接触；以及
一栅极结构，相邻设置于该源极/漏极接触件结构。
9.如权利要求8所述的半导体结构，其特征在于，该金属填充层的厚度与该金属盖层的厚度之间的比例为1至10。
10.如权利要求8所述的半导体结构，其特征在于，该金属填充层以及该源极/漏极接触件结构为对准。
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