CN220065692U - 基于晶圆级封装的标识结构 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 20
- 238000005520 cutting process Methods 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims description 8
- 239000012634 fragment Substances 0.000 abstract description 3
- 208000033999 Device damage Diseases 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 9
- 238000010330 laser marking Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 238000005336 cracking Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000012858 packaging process Methods 0.000 description 3
- 238000010897 surface acoustic wave method Methods 0.000 description 3
- 238000003466 welding Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 101150037009 pin1 gene Proteins 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- Dicing (AREA)
Abstract
本实用新型公开了一种基于晶圆级封装的标识结构,晶圆具有相对的第一表面和第二表面,晶圆的第一表面设有若干芯片结构,芯片结构包括标识管脚,该标识结构包括经切割而成的切痕,主要采用机械切割等方式形成切痕,通过切痕的方式对标识管脚的位置进行标识,因此可避免因采用激光等标记方式造成的器件毁坏、破片和裂痕等问题。另外,切痕设在晶圆的第二表面上,并且每条切痕的位置相对于对应的芯片结构中靠近标识管脚一侧,因此可较为方便地标识出标识管脚的位置,进一步减少管脚标识错误、放置错误或无标识导致焊接错误,从而导致器件失效或模组失效等情况发生。
Description
技术领域
本实用新型涉及晶圆级封装领域,尤其涉及一种基于晶圆级封装的标识结构。
背景技术
芯片级封装(Chip Scale Package,CSP封装)主要采用引线键合或中间层连接等方式进行芯片的封装,能够缩小芯片面积与封装面积之间的比例,使封装面积仅略微大于芯片面积。而晶圆级封装(Wafer Level Packaging,WLP封装)可直接在晶圆上进行大多数或是全部的封装测试程序,之后再进行切割得到单颗器件。晶圆级封装中主要采用重新布线与凸块技术进行电性连接,可以使封装面积等于芯片面积,即,WLP封装相比于CSP封装最大的优势在于WLP封装的封装面积小于CSP封装的封装面积。由于晶圆级封装具有较小的封装尺寸与较好的电性表现,因此目前多用于低脚数芯片的封装。
以射频前端器件中的声表面波滤波器为例,目前声表面波滤波器的封装主要以CSP封装为主,随着5G技术的发展,为追求更小的封装尺寸,逐渐发展为采用晶圆级封装工艺制作SAW滤波器。基于晶圆级封装的SAW滤波器的尺寸远小于CSP封装的SAW滤波器,主要在缩小厚度方面有着很大的优势,并具有更高的设计灵活性。
在晶圆级封装产品中,客户出货芯片的Pin1点用于在贴装时识别芯片管脚方向,管脚位置标识错误、放置错误或无标识将会导致SMT焊接错误,从而导致器件及模组失效。目前市场上都是采用激光标记技术在晶圆背面形成标识,然而,针对LT、LTSP以及HP材料的晶圆级封装的SAW滤波器,激光标记技术并不适用,其大多数波段无法拦截,会穿透并影响产品表面性能,且能毁坏内部器件,并出现破片和产生裂痕等问题。如图1(a)所示,使用激光标记技术会导致晶圆产生裂痕,如图1(b)所示,使用激光标记技术会击穿晶圆,导致器件结构受损。
实用新型内容
本实用新型的目的在于克服现有技术存在的不足,提供一种基于晶圆级封装的标识结构。
为了实现以上目的,本实用新型的技术方案为:
一种基于晶圆级封装的标识结构,晶圆具有相对的第一表面和第二表面,所述晶圆的第一表面设有若干芯片结构,芯片结构包括标识管脚,该标识结构包括经切割而成的切痕,所述切痕设在所述晶圆的第二表面上,并且每条切痕的位置相对于对应的所述芯片结构中靠近所述标识管脚一侧,以标识出所述标识管脚的位置。
作为优选,所述切痕的切割方式为机械切割。
作为优选,所述切痕的深度不大于所述晶圆未切割前的厚度的15%。
作为优选,所述切痕的深度不大于25μm。
作为优选,所述切痕的切割方向以晶圆平边为基准进行定义。
作为优选,所述切痕为直线。
作为优选,所述切痕在所述晶圆的第二表面上从一侧延伸至另一侧。
作为优选,若干所述切痕平行间隔设置。
作为优选,所述芯片结构包括滤波器结构。
作为优选,所述晶圆的材料包括LT、LTSP或HP。
相比于现有技术,本实用新型的有益效果为:
(1)本实用新型提出的基于晶圆级封装的标识结构中采用机械切割等方式形成切痕,以切痕的方式对标识管脚的位置进行标识,因此可避免因采用激光等标记方式造成的器件毁坏、破片和裂痕等问题。
(2)本实用新型提出的基于晶圆级封装的标识结构设置在晶圆的第二表面上,并且与对应的芯片结构中靠近标识管脚一侧相对设置,因此可准确标识出标识管脚的位置,减少管脚位置标识错误、管脚位置放置错误或无标识导致的SMT焊接错误,从而导致器件失效及模组失效等情况发生。
(3)本实用新型提出的基于晶圆级封装的标识结构的制作方法较为简便,该制作过程不会对芯片结构造成损伤,并且能有效提高良品率和客户满意度。
附图说明
图1为现有技术中在晶圆级封装过程中采用激光标记技术形成管脚标识时的晶圆所产生的缺陷,其中,1(a)中的缺陷为裂痕,1(b)中的缺陷为击穿;
图2为本申请的实施例的基于晶圆级封装的标识结构的图像,其中,2(a)为晶圆的第二表面的切痕的示意图,2(b)为晶圆的第二表面的切痕的实物图,2(c)为单个芯片的第一表面的标识管脚以及第二表面的切痕的实物图;
图3-6为本申请的实施例的基于晶圆级封装的标识结构的制作方法的示意图;
附图标记:1、晶圆;2、芯片结构;21、标识管脚;3、切痕;4、保护膜。
具体实施方式
以下结合附图和具体实施例对本实用新型做进一步解释。本实用新型的各附图仅为示意以更容易了解本实用新型,其具体比例可依照设计需求进行调整。文中所描述的图形中相对元件的上下关系以及正面/背面的定义,在本领域技术人员应能理解是指构件的相对位置而言,因此皆可以翻转而呈现相同的构件,此皆应同属本说明书所揭露的范围。
参考图1,本申请的实施例提出了一种基于晶圆级封装的标识结构,晶圆1具有相对的第一表面和第二表面,晶圆1的第一表面设有若干芯片结构2,芯片结构2包括标识管脚21,具体的,标识管脚21可为pin1。该标识结构包括经切割而成的切痕3,切痕3设在晶圆1的第二表面上,并且每条切痕3的位置相对于对应的芯片结构2中靠近标识管脚21一侧,因此可以将标识管脚21的位置准确地标识出来。该切痕3与芯片结构2周围的切割道的作用和位置不同,在作用方面,切痕3的深度较浅,其所起到的作用仅为标识作用,并不能将晶圆1切割形成多个独立的芯片;而切割道的深度比较深,可将晶圆1切割成为多个独立的芯片。在位置方面,切痕3所在位置设在与对应的芯片结构2相对的第二表面,并且靠近标识管脚21一侧,即,切痕3与对应的芯片结构2相对设置;而切割道的位置设置在第一表面上的芯片结构2的周围,避免与芯片结构2造成干涉。
具体的,切痕3的切割方式包括机械切割,也可采用除激光以外的适用于LT、LTSP以及HP等材质的晶圆1的切割方式。本申请的实施例以机械切割为例进行说明,其他切割方式可根据其具体的要求进行实施。
进一步的,切痕3的深度不大于晶圆1未切割前的厚度的15%。和/或,切痕3的深度不大于25μm,在该深度范围内,晶圆1的第二表面仅出现切痕3,并不会对第一表面上的芯片结构2造成影响,更不会有裂片的风险存在。由于晶圆1的第二表面并无图案可进行对准,因此切痕3的切割方向暂以晶圆1平边为基准进行人为定义,因此可准确定义出切割的方向以及切痕3的位置。
具体的,参考图2(a)-2(c),切痕3的形状以直线为主,方便在整片晶圆1上进行切割。进一步的,切痕3在晶圆1的第二表面上从一侧延伸至另一侧,并且若干切痕3平行间隔设置。在其他可选的实施例中,切痕3也可以为设置在芯片结构2背面的短线等其他形状,可根据具体的要求进行设置。芯片结构2包括滤波器结构,具体的,该芯片结构2为声表面波滤波器,也可以为其他采用晶圆级封装工艺制作而成的需标识出管脚位置的器件。因此,在晶圆级封装产品上采用第二表面上的切痕3来表示第一表面上的标识管脚21所在的位置,能够标识出客户提供出货芯片的管脚方向,减少管脚位置标识错误、管脚位置放置错误或无标识导致的SMT焊接错误,从而导致器件失效及模组失效。
需要注意的是,本申请的实施例提出的标识结构特别适用于晶圆级封装,与CSP封装不同,CSP封装的晶圆1背面会形成塑封材料,可在塑封材料上采用镭射、激光标识法或蚀刻方式形成管脚标识,而晶圆级封装的晶圆1的第二表面并没有塑封材料,只有其本身的衬底LT、LTSP或HP材料,若采用激光等手段在LT、LTSP或HP等晶圆1上制作标识,大多数波段无法拦截,可穿透并影响产品表面性能,且能毁坏芯片结构2,并可能造成破片或产生裂痕等问题。
本申请的实施例还提供了一种基于晶圆级封装的标识结构的制作方法,包括如下步骤:
(1)参考图3,提供已完成芯片制程的晶圆结构,该晶圆结构包括晶圆1以及形成在晶圆1的第一表面的芯片结构2,其中,晶圆1的厚度为200μm。于晶圆结构的第一表面贴附保护膜4,该保护膜4覆盖在芯片结构2上,能够保护芯片结构2,避免在后续的切割过程中对芯片结构2造成损伤。
(2)参考图4,于晶圆1的第二表面采用刀片进行切割以形成切痕3,切痕3的深度为25μm。在切割过程中,刀片的高度为0.4mm,主轴转速为2500rmp,进刀速度为15mm/s。
(3)参考图5,去除晶圆结构的第一表面上的保护膜4,使芯片结构2暴露出。
(4)参考图6,在晶圆结构的第二表面贴附保护膜4,沿晶圆结构的第一表面的切割道进行切割,得到多个单独的芯片。
本申请的实施例提出的基于晶圆级封装的标识结构不仅能够准确的标识出标识管脚21的位置,还能减少因制程过程中导致晶圆1存在的破片、裂痕等缺陷,有效提高产品的良率,带来更好的经济效益。
上述实施例仅用来进一步说明本实用新型的技术方案,但本实用新型并不局限于实施例,凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均落入本实用新型技术方案的保护范围内。
Claims (10)
1.一种基于晶圆级封装的标识结构,晶圆具有相对的第一表面和第二表面,所述晶圆的第一表面设有若干芯片结构,芯片结构包括标识管脚,其特征在于:该标识结构包括经切割而成的切痕,所述切痕设在所述晶圆的第二表面上,并且每条切痕的位置相对于对应的所述芯片结构中靠近所述标识管脚一侧,以标识出所述标识管脚的位置。
2.根据权利要求1所述的基于晶圆级封装的标识结构,其特征在于,所述切痕的切割方式为机械切割。
3.根据权利要求1所述的基于晶圆级封装的标识结构,其特征在于,所述切痕的深度不大于所述晶圆未切割前的厚度的15%。
4.根据权利要求1所述的基于晶圆级封装的标识结构,其特征在于,所述切痕的深度不大于25μm。
5.根据权利要求1所述的基于晶圆级封装的标识结构,其特征在于,所述切痕的切割方向以晶圆平边为基准进行定义。
6.根据权利要求1所述的基于晶圆级封装的标识结构,其特征在于,所述切痕为直线。
7.根据权利要求6所述的基于晶圆级封装的标识结构,其特征在于,所述切痕在所述晶圆的第二表面上从一侧延伸至另一侧。
8.根据权利要求6所述的基于晶圆级封装的标识结构,其特征在于,若干所述切痕平行间隔设置。
9.根据权利要求1所述的基于晶圆级封装的标识结构,其特征在于,所述芯片结构包括滤波器结构。
10.根据权利要求9所述的基于晶圆级封装的标识结构,其特征在于,所述晶圆的材料包括LT、LTSP或HP。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202320470566.5U CN220065692U (zh) | 2023-03-13 | 2023-03-13 | 基于晶圆级封装的标识结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202320470566.5U CN220065692U (zh) | 2023-03-13 | 2023-03-13 | 基于晶圆级封装的标识结构 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN220065692U true CN220065692U (zh) | 2023-11-21 |
Family
ID=88753298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202320470566.5U Active CN220065692U (zh) | 2023-03-13 | 2023-03-13 | 基于晶圆级封装的标识结构 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN220065692U (zh) |
-
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