CN219737693U - 监测电路、集成电路、芯片及设备 - Google Patents

Abstract

本实用新型涉及芯片检测技术领域，提供一种监测电路、集成电路、芯片及设备，包括解码模块、输出选择模块和多个监测模块，多个监测模块包括时钟监测模块、电流监测模块和电压监测模块，监测模块的输入端与芯片中相应的待监测引脚相连，解码模块接收到目标监测模块对应的第一电信号时，向目标监测模块输出第二电信号以使能目标监测模块对相应的待监测引脚进行监测，以及向输出选择模块的使能端输出第三电信号以使能输出选择模块输出目标监测模块的监测结果信号。如此，解决了现有技术中对芯片进行测试时连线复杂的问题，实现芯片测试效率的提高。

Description

监测电路、集成电路、芯片及设备

技术领域

本实用新型涉及芯片检测技术领域，尤其是涉及一种监测电路、集成电路、芯片及设备。

背景技术

对芯片做到终端产品之前，芯片测试是不可或缺的一个重要环节，现有技术中，对芯片引脚的电压、电流和时钟进行监测时均采用外置的方式，具体地，需要将待测芯片的引脚通过导线和示波器、电流表等监测仪器连接起来。

在实际的芯片测试中，往往需要对芯片的多个引脚同时进行监测，此时就需要将待测芯片的多个引脚通过多条对应的导线连接到监测仪器上，但是这样的监测方式中需要连接的导线数量众多、连线复杂，操作也非常复杂，给操作者带来极大地不便，芯片测试效率很低。

实用新型内容

本实用新型提供一种监测电路、集成电路、芯片及设备，用以解决现有技术中在对芯片进行测试时连线复杂、操作复杂的问题，实现芯片测试效率的提高。

本实用新型提供一种监测电路，包括：解码模块、输出选择模块和多个监测模块；所述多个监测模块包括时钟监测模块、电流监测模块和电压监测模块；

所述输出选择模块的使能端与所述解码模块的第一输出端相连；

所述监测模块的使能端与所述解码模块的第二输出端相连；所述监测模块的输出端与所述输出选择模块的输入端相连；所述监测模块的输入端还与芯片中相应的待监测引脚相连；

所述解码模块的输入端用于当接收到目标监测模块对应的第一电信号时，向所述目标监测模块的使能端输出第二电信号以使能所述目标监测模块对相应的所述待监测引脚进行监测，以及向所述输出选择模块的使能端输出第三电信号以使能所述输出选择模块输出所述目标监测模块的监测结果信号。

根据本实用新型提供的一种监测电路，多个所述监测模块还包括回环监测模块，所述回环监测模块用于监测芯片中相应的待监测引脚并输出表征是否正常工作的监测结果信号。

根据本实用新型提供的一种监测电路，所述电压监测模块包括具有缓冲功能的第一电压监测单元和无缓冲功能的第二电压监测单元；

所述第一电压监测单元的使能端与所述解码模块的第二输出端相连；所述第一电压监测单元的输入端与芯片中相应的待监测引脚相连；所述第一电压监测单元的输出端与所述输出选择模块的输入端相连；

所述第二电压监测单元的使能端与所述解码模块的第二输出端相连；所述第二电压监测单元的输入端与芯片中相应的待监测引脚相连；所述第二电压监测单元的输出端与所述输出选择模块的输入端相连。

根据本实用新型提供的一种监测电路，所述第一电压监测单元包括多个第一电压监测通道和一个缓冲器；所述缓冲器的输出端作为所述第一电压监测单元的输出端；

所述第一电压监测通道包括第一电平转换支路和第一开关晶体管；所述第一电平转换支路的使能端作为第一电压监测单元的使能端；所述第一电平转换支路的电平信号输出端与所述第一开关晶体管的栅极相连；所述第一开关晶体管的漏极作为所述第一电压监测单元的输入端；所述第一开关晶体管的源极与所述缓冲器的输入端相连。

根据本实用新型提供的一种监测电路，所述第二电压监测单元包括多个第二电压监测通道，所述第二电压监测通道包括第二电平转换支路和第二开关晶体管；

所述第二电平转换支路的使能端作为所述第二电压监测单元的使能端；所述第二电平转换支路的电平信号输出端与所述第二开关晶体管的栅极相连；所述第二开关晶体管的漏极作为所述第二电压监测单元的输入端；所述第二开关晶体管的源极与所述第二电压监测单元的输出端相连。

根据本实用新型提供的一种监测电路，所述解码模块包括多个译码器；每个所述监测模块和所述输出选择模块各自对应一个所述译码器；所述译码器用于对接收的所述第一电信号进行解码，并输出所述第二电信号。

根据本实用新型提供的一种监测电路，所述时钟监测模块包括时钟选择单元和时钟分频单元；所述时钟选择单元具有一个输出端、多个时钟信号输入端以及与多个时钟信号输入端一一对应的使能端；所述时钟选择单元的时钟信号输入端作为所述时钟监测模块的输入端；所述时钟选择单元的使能端作为所述时钟监测模块的使能端；所述时钟选择单元的输出端连接所述时钟分频单元的输入端；所述时钟分频单元的输出端作为所述时钟监测模块的输出端；

所述时钟选择单元用于选择接收到所述第二电信号的使能端对应的时钟信号输入端的时钟，并提供给所述时钟分频单元；

所述时钟分频单元用于对将被分频的时钟进行分频。

根据本实用新型提供的一种监测电路，所述时钟选择单元包括多个时钟选择通道；多个所述时钟选择通道与所述时钟选择单元的多个时钟信号输入端一一对应，并且，与所述时钟选择单元的多个使能端一一对应；

所述时钟选择通道包括第一反相器和传输门；所述第一反相器的输入端、所述传输门的第一使能端与所述时钟选择单元中对应的使能端相连；所述第一反相器的输出端与所述传输门的第二使能端相连；所述传输门的输入端与所述时钟选择单元中对应的时钟信号输入端相连；所述传输门的输出端与所述时钟选择单元的输出端相连。

根据本实用新型提供的一种监测电路，所述时钟分频单元包括N个依次串联的时钟分频支路形成的串联结构；所述串联结构的第一端的所述时钟分频支路的输入端与所述时钟分频单元的输入端相连，第二端的所述时钟分频支路的输出端与所述时钟分频单元的输出端相连；从所述串联结构的第一端开始，相邻的两个所述时钟分频支路中，前一个所述时钟分频支路的输出端与后一个所述时钟分频支路的输入端相连；

每个所述时钟分频支路包括第二反相器和D触发器；所述第二反相器的输入端与所述D触发器的输入端相连；所述第二反相器的输出端和所述D触发器的输出端分别与所述时钟分频支路的输出端相连；所述D触发器的脉冲端与所述时钟分频支路的输入端相连。

根据本实用新型提供的一种监测电路，所述电流监测模块包括多个电流监测通道，每个所述电流监测通道包括第三电平转换支路和传输门支路；所述传输门支路的第一使能端与所述第三电平转换支路的电平信号输出端相连；所述传输门支路的第二使能端与所述第三电平转换支路的使能信号输出端相连；所述传输门支路的输入端作为所述电流监测模块的输入端；所述传输门支路的输出端与所述电流监测模块的输出端相连；所述第三电平转换支路的使能端作为所述电流监测模块的使能端。

根据本实用新型提供的一种监测电路，所述输出选择模块具有第一输出端和第二输出端，所述输出选择模块包括多个输出选择通道，所述时钟监测模块、所述电流监测模块、所述第一电压监测单元、所述第二电压监测单元和所述回环监测模块各自对应一个所述输出选择通道；

每个所述输出选择通道包括第四电平转换支路和第三开关晶体管；

所述第四电平转换支路的使能端作为所述输出选择通道的使能端；所述第四电平转换支路的电平信号输出端与所述第三开关晶体管的栅极相连；所述第三开关晶体管的漏极与对应的所述监测模块的输出端相连；

所述输出选择通道的第一输出端与所述时钟监测模块、所述电流监测模块、所述第一电压监测单元和所述第二电压监测单元各自对应的所述第四电平转换支路中所述第三开关晶体管的源极相连；

所述输出选择通道的第二输出端与所述回环监测模块对应的所述第四电平转换支路中所述第三开关晶体管的源极相连。

根据本实用新型提供的一种监测电路，所述回环监测模块包括多个回环监测通道，每个所述回环监测通道包括第五电平转换支路和第四开关晶体管，所述第五电平转换支路的使能端作为所述回环监测模块的使能端，所述第五电平转换支路的电平信号输出端与所述第四开关晶体管的栅极相连，所述第四开关晶体管的漏极作为所述回环监测模块的输入端与芯片中相应的待监测引脚相连，所述第四开关晶体管的源极和所述回环监测模块的输出端相连。

本实用新型还提供一种集成电路，包括上述任一项所述监测电路。

本实用新型还提供一种芯片，包括上述任一项所述监测电路，或上述任一项所述集成电路。

本实用新型还提供一种设备，包括上述任一项所述监测电路，或上述任一项所述集成电路，或上述任一项所述芯片。

本实用新型提供的监测电路、集成电路、芯片及设备，包括解码模块、输出选择模块和多个监测模块；所述多个监测模块包括时钟监测模块、电流监测模块和电压监测模块；所述输出选择模块的使能端与所述解码模块的第一输出端相连；所述监测模块的使能端与所述解码模块的第二输出端相连；所述监测模块的输出端与所述输出选择模块的输入端相连；所述监测模块的输入端还与芯片中相应的待监测引脚相连；通过向解码模块的输入端输入与目标监测模块对应的第一电信号，可以控制解码模块向所述目标监测模块的使能端输出第二电信号以使能所述目标监测模块对相应的所述待监测引脚进行监测，以及控制解码模块向所述输出选择模块的使能端输出第三电信号以使能所述输出选择模块输出所述目标监测模块的监测结果信号。如此，解决了现有技术中在对芯片进行测试时连线复杂、操作复杂的问题，实现芯片测试效率的提高。

附图说明

为了更清楚地说明本实用新型或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，

本实用新型的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1为本实用新型实施例提供的监测电路的结构示意图之一；

图2为本实用新型实施例提供的监测电路的结构示意图之二；

图3为本实用新型实施例提供的解码模块的结构示意图；

图4为本实用新型实施例提供的基本二四译码电路的结构示意图；

图5为本实用新型实施例提供的反相器的电路原理示意图；

图6为本实用新型实施例提供的第一电压监测单元的电路原理示意图；

图7为本实用新型实施例提供的电平转换支路的电路原理示意图；

图8为本实用新型实施例提供的第二电压监测单元的电路原理示意图；

图9为本实用新型实施例提供的时钟监测模块的结构示意图；

图10为本实用新型实施例提供的时钟选择单元的电路原理示意图；

图11为本实用新型实施例提供的传输门的电路原理示意图；

图12为本实用新型实施例提供的时钟分频单元的电路原理示意图；

图13为本实用新型实施例提供的电流监测模块的电路原理示意图；

图14为本实用新型实施例提供的传输门支路的电路原理示意图；

图15为本实用新型实施例提供的回环监测模块的电路原理示意图；

图16为本实用新型实施例提供的输出选择模块的电路原理示意图；

附图标记：

10：解码模块；20：时钟监测模块；21：时钟选择单元；22：时钟分频单元；211：时钟选择通道；30：电流监测模块；31：电流监测通道；40：电压监测模块；41：第一电压监测单元；411：第一电压监测通道；42：第二电压监测单元；421：第二电压监测通道；50：回环监测模块；51：回环监测通道；60：输出选择模块；61：输出选择通道。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合本实用新型中的附图，对本实用新型中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

在本实用新型实施例的描述中，需要说明的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型实施例的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本实用新型实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型实施例中的具体含义。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型实施例的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

本实用新型实施例提供一种监测电路，如图1和图2所示，可以包括：解码模块10、输出选择模块60和多个监测模块；多个监测模块可以包括时钟监测模块20、电流监测模块30和电压监测模块40；

输出选择模块60的使能端en_mux与解码模块10的第一输出端相连；

监测模块的使能端与解码模块10的第二输出端相连，示例性地，时钟监测模块20的使能端en_clk与解码模块10的第二输出端相连，电流监测模块30的使能端en_i与解码模块10的第二输出端相连；

监测模块的输出端与输出选择模块60的输入端相连；监测模块的输入端还与芯片中相应的待监测引脚相连；

解码模块10的输入端用于当接收到目标监测模块对应的第一电信号时，向目标监测模块的使能端输出第二电信号以使能目标监测模块对相应的待监测引脚进行监测，以及向输出选择模块60的使能端输出第三电信号以使能输出选择模块60输出目标监测模块的监测结果信号。

在相关技术中，当需要对芯片进行测试时，往往会用到示波器、电流表等监测仪器对待测的芯片进行电流、电压和时钟的监测，实际应用中，对芯片引脚的电压、电流和时钟监测均采用外置的方式，即，将芯片搭载到相应的板子上，然后通过示波器、电流表等监测仪器将导线连接到芯片的待测引脚上进行监测。这种监测方式具有以下不足：一是待测芯片有多个引脚，如果多个引脚需要同时监测的话，就需要将每个引脚通过导线连接到监测仪器上，导线数量多、连线复杂，在给操作者带来不便的同时，还可能会增加监测仪器的使用数量；二是可能受限于仪器精度、人为使用误差等造成监测数据不够准确；三是现有的监测方式不适合同时监测电流、电压和时钟。

本实施例提供的监测电路，可以包括多个监测模块，示例性地，多个监测模块可以包括时钟监测模块20、电流监测模块30和电压监测模块40。该监测电路可用于对芯片的测试，该监测电路也可以集成在待测芯片上用于对芯片的测试。在该监测电路中，多个监测模块的输入端也即信号输入端与芯片中相应的待监测引脚相连，示例性地，时钟监测模块20中的多个信号输入端可以和待测芯片的上可以输出时钟信号的时钟引脚一一对应地相连，这样，监测电路就可以对芯片中的时钟信号进行监测；电流监测模块30中的多个信号输入端可以和待测芯片的上可以输出电流信号的电流引脚一一对应地相连，这样，监测电路就可以对芯片中的电流信号进行监测；电压监测模块40中的多个信号输入端可以和待测芯片的上可以输出电压信号的电压引脚一一对应地相连，这样，监测电路就可以对芯片中的电压信号进行监测。

具体实施中，可以向解码模块10输入一个第一电信号，该第一电信号和目标监测模块对应，示例性地，如图2和图3所示，该第一电信号可以是a<3：2>，目标监测模块可以是电流监测模块30，这样，通过解码模块10的输入端可以向解码模块10输入一个第一电信号a<3：2>；解码模块10对第一电信号a<3；2>进行解码以后开始向电流监测模块30的使能端输出一个和第一电信号对应的使能信号也即第二电信号例如en_i<3：0>，该第二电信号en_i<3：0>可以使能控制电流监测模块30开始工作，进一步地，该第二电信号en_i<3：0>可以使能控制电流监测模块30中的某一个信号输入端开始接收芯片中对应的某个电流引脚输入的电流信号，并对该电流信号进行监测；在解码模块10向电流监测模块30的使能端输出第二电信号en_i<3：0>的同时，解码模块10向输出选择模块60的使能端输出一个和第二电信号对应的第三电信号en_mux<4：1>，该第三电信号en_mux<4：1>可以控制输出选择模块60中的对应的某一个输出选择通道61对上述电流信号对应的电流的监测结果信号进行输出，输出选择模块60和监测仪器通过导线相连即可，这样示波器可以对电流的监测结果信号进行显示。

本实施例中的监测电路的多个监测模块可以共用一个输出端，每个监测模块可以同时对应芯片上的多个待监测的引脚，这样，在实际监测时，只要向解码模块输入相应的控制信号即可输出监测结果，不再需要对每一个芯片的引脚进行连线，进而可以节省诸多导线，同时节约操作者连接诸多导线的时间，利于提高芯片测试的效率。

基于此，本实施例提供的监测电路，在对芯片进行芯片测试时，具有诸多优势：一是通过监测电路直接连接待测芯片所有需要测试的芯片的引脚，节省了芯片引脚和监测仪器直连需要的诸多导线，给操作者带来操作便利性，节省测试时间，极大地提高了芯片测试的操作效率；二是多个监测模块可以共用一个输出端，实际使用时，仅需一根输出导线接入监测仪器上即可，还可以减少监测仪器的使用数量；三是不再受限于仪器精度、人为使用误差等因素，提高了监测数据的准确度；四是可以同时监测芯片引脚的电流、电压和时钟，进一步提高了芯片测试效率；五是该监测电路将解码模块10、时钟监测模块20、电流监测模块30、电压监测模块40、输出选择模块60集成在一起，电路的集成化还有利于降低功耗。

在示例性实施例中，多个监测模块还可以包括回环监测模块50，回环监测模块50用于监测芯片中相应的待监测引脚并输出表征是否正常工作的监测结果信号。

回环监测模块50的使能端与解码模块10的第二输出端相连，示例性地，如图2所示，回环监测模块50的使能端en_frc与解码模块10的第二输出端相连。回环监测模块50的输入端frc和芯片上相应的待检测的引脚相连，用于接收相应的电压信号；回环监测模块50的输出端和输出选择模块60的输入端相连，回环监测模块50可以将监测结果信号通过输出选择模块60输出到相应的监测仪器例如示波器上。

实际应用中，现有的芯片监测方式往往将芯片引脚通过导线连接到示波器等监测仪器上来对芯片中的电路进行监测，示波器上显示的相应信号可以表征芯片中相应的电路是否处于正常工作状态，当芯片中的某个引脚出现故障问题例如电压突然掉0而导致整个芯片无法正常工作时，在现有的芯片监测方式中，往往需要操作者对芯片的每个引脚逐一连接示波器进行重新监测来确定到底是哪一个引脚出现了电压掉0故障，监测程序非常繁复，本实施例在监测电路中增加回环监测模块50，回环监测模块50的信号输入端与待测芯片上对应的引脚相连，回环监测模块50的使能端与解码模块10的输出端相连，这样可以向解码模块10输入一个第一电信号，该第一电信号和回环监测模块50对应，解码模块10在对该第一电信号译码以后开始向回环监测模块50输入一个第二电信号(使能信号)，该第二电信号和第一电信号对应，该第二电信号使能控制回环监测模块50开始工作，进一步地，该第二电信号可以使能控制回环监测模块50中的某一个信号输入端开始接收芯片中对应的某个电压引脚输入的电压信号，并对该电压信号进行监测，在解码模块10向回环监测模块50的使能端输出第二电信号的同时，解码模块10向输出选择模块60的使能端输出一个和第二电信号对应的第三电信号，该第三电信号可以控制输出选择模块60对上述输入的电压信号对应的电压的监测结果信号进行输出，若输出选择模块60输出的电压的监测结果信号为0，表征相应的芯片引脚出现了故障，这样，就可以通过该监测电路中的回环监测模块50确定是芯片的哪一个引脚出现了问题，及时排除故障，而不再需要操作者对芯片的每个引脚逐一连接示波器进行重新监测来确定到底是哪一个引脚出现了电压掉0故障，节省了操作时间，大大提高了对芯片的监测效率。

本实施例通过在监测电路中增加回环监测模块50，可以及时发现待测芯片中存在故障的电路，提高对芯片的测试效率。

本实施例中，回环监测模块50的输入端也即信号输入端可以与芯片中对应的待监测引脚相连，进一步地，回环监测模块50的信号输入端可以与监测电路对应的待监测引脚相连，也即该回环监测模块50可以用于该监测电路的自检自测。

实施中，时钟监测模块20、电流监测模块30、电压监测模块40和回环监测模块50均可以具有多个对应的监测通道或选择通道。需要说明的是，各个监测模块中监测通道的数量可根据实际需要进行调整，本实用新型的实施例对此不作具体限制。

在一些实施例中，时钟监测模块20内可包括有四个时钟选择通道211；电流监测模块30内可以有四个电流监测通道31；电压监测模块40内可以有八个电压监测通道；回环监测模块50内可以有八个回环监测通道51，其中回环监测模块50内的八个回环监测通道51中有一条是可以对该监测电路进行自检自测的，其他七条回环监测通道51中可以用于测试待测芯片的其他电路是否处于正常工作。

需要进行说明的是，多个监测模块中的每个监测模块可以包括多个监测通道，示例性地，时钟监测模块20可以包括多个时钟选择通道211，每个时钟选择通道211对应芯片上的一个待监测的时钟引脚，电流监测模块30可以包括多个电流监测通道31，每个电流监测通道31对应芯片上的一个待监测的电流引脚，电压监测模块40可以包括多个电压监测通道，每个电压监测通道对应芯片上的一个待监测的电压引脚；回环监测模块50可以包括多个电压监测通道，每个电压监测通道对应芯片上的一个待监测的电压引脚；输出选择模块60可以包括多个输出选择通道61，每个输出选择通道61对应某个监测模块。

在示例性实施例中，如图2所示，电压监测模块40可以包括具有缓冲功能的第一电压监测单元41和无缓冲功能的第二电压监测单元42；

第一电压监测单元41的使能端en_vwo与解码模块10的第二输出端相连；第一电压监测单元41的输入端vwo与芯片中相应的待监测引脚相连；第一电压监测单元41的输出端vwo_output与输出选择模块60的输入端相连；

第二电压监测单元42的使能端en_vwi与解码模块10的第二输出端相连；第二电压监测单元42的输入端vwi与芯片中相应的待监测引脚相连；第二电压监测单元42的输出端vwi_output与输出选择模块60的输入端相连。

进一步地，如图6所示，第一电压监测单元41包括多个第一电压监测通道411和一个缓冲器buffer；缓冲器buffer的输出端Out作为第一电压监测单元41的输出端；

第一电压监测通道411包括第一电平转换支路和第一开关晶体管Q1；第一电平转换支路的使能端En作为第一电压监测单元41的使能端；第一电平转换支路的电平信号输出端Vout与第一开关晶体管Q1的栅极G相连；第一开关晶体管的漏极D作为第一电压监测单元41的输入端；第一开关晶体管的源极S与缓冲器的输入端In相连。

示例性地，以图6中的第一电压监测单元41包括四个第一电压监测通道411为例进行具体说明。在图6中，第一电压监测单元41可以包括4个第一电压监测通道411，每个第一电压监测通道411可以包括一个第一电平转换支路和一个第一开关晶体管Q1，每个第一电压监测通道411对应芯片上待监测的某个电压引脚。按照从上向下的顺序，在第一个第一电压监测通道411中，第一电平转换支路的使能端En作为第一电压监测单元41的第一个使能端en_vwo0，第一电平转换支路的电平信号输出端Vout与第一开关晶体管Q1的栅极G相连，当使能端en_vwo0输入一个相应的第二电信号(使能信号)时，第一电平转换支路向第一开关晶体管Q1的栅极G供给对应的电压，此后，第一开关晶体管Q1的源极S和漏极D之间导通，第一个第一电压监测通道411的输入端vwo0接收芯片上对应的某个待监测的电压引脚输出的电压信号，该电压信号通过第一开关晶体管Q1的源极S输入到缓冲器buffer中，该电压信号经过缓冲器buffer之后通过第一电压监测单元41共用的输出端vwo_output输入到输出选择模块60中的对应的某个输出选择通道61，进而输出到相应的监测仪器上进行电压的监测结果信号的显示；如图6所示，第一电压监测单元41的其他三个使能端分别为en_vwo1至en_vwo3，其他三个输入端分别为vwo1至vwo3，其他三个第一电压监测通道411的工作原理和第一个第一电压监测通道411一致，此处不再一一赘述。

具体地，缓冲器buffer可以参考相关技术，此处不再赘述。缓冲器buffer具有能够增大输入信号的驱动能力。

具体地，如图7所示，电平转换支路包括第一晶体管q1、第二晶体管q2、第三晶体管q3、第四晶体管q4、第五晶体管q5、第六晶体管q6和反相器；反相器具有输入端IO1′和输出端IO2′；第一晶体管q1、第四晶体管q4和第三晶体管q3依次串联形成第一串联支路；第二晶体管q2、第五晶体管q5和第六晶体管q6依次串联形成第二串联支路；第一串联支路和第二串联支路并联；第一串联支路和第二串联支路之间连接反相器。

进一步地，第一晶体管q1的源极S接地，第一晶体管q1的漏极D连接第四晶体管q4的源极S，且第一晶体管q1的漏极D连接第四晶体管q4的源极S之间的节点作为电平转换支路的电平信号输出端Vout′；第四晶体管q4的漏极D连接第三晶体管q3的源极S；第三晶体管q3的漏极D连接电源端Vsh，示例性地，Vsh可以是3.3V；第四晶体管q4的栅极G与第一晶体管q1的栅极G连接后与反相器的输出端IO2′连接；第三晶体管q3的栅极G作为电平转换支路的使能信号输出端Voutn′；第二晶体管q2的源极S接地，第二晶体管q2的漏极D连接第五晶体管q5的源极S，且第二晶体管q2的漏极D和第五晶体管q5的源极S之间的节点连接使能信号输出端Voutn′；第五晶体管q5的漏极D连接第六晶体管q6的源极S；第六晶体管q6的漏极D连接电源端Vsh；第六晶体管q6的栅极G连接电平信号输出端Vout′；第五晶体管q5的栅极G与第二晶体管q2的栅极G连接后与反相器的输入端IO1′连接；反相器的输入端IO1′作为转换支路具有使能信号输入端En′。

具体地，电平转换支路用于在不同工作电压域的电路模块之间实现高电平与低电平之间的转换，同时具有一定的隔离和滤波作用。电平转换支路的具体工作原理可以参考相关技术，此处不再赘述。

具体地，反相器的结构可以如图5所示，具体工作原理可以参考相关技术，此处不再赘述。

在本实施例中，当使能信号输入端En′输入为1时，电平信号输出端Vout′输出为1，但此时输出的1是从电源端Vsh拉下来的，电平更高，后续的驱动能力更强。当使能信号输入端En′输入为0时，电平信号输出端Vout′输出为0，电平转换支路并不改变输入输出的逻辑，只是改变了相同逻辑高电平的电压值。

本实施例中，考虑到芯片中的某些待监测的电压引脚的驱动能力较弱，进而导致电压信号在监测过程中失真的状况，在第一电压监测单元41所有的第一电压监测通道411后增加一个缓冲器buffer来增大待监测引脚输入的电压信号的驱动能力，最大程度上减小输出的电压的监测结果信号相对于输入的电压信号的失真度，保障电压的监测结果信号的数据准确性，进而提高对芯片的测试效率。

进一步地，如图8所示，第二电压监测单元42包括多个第二电压监测通道421，第二电压监测通道421包括第二电平转换支路和第二开关晶体管Q2；

第二电平转换支路的使能端作为第二电压监测单元42的使能端；第二电平转换支路的电平信号输出端与第二开关晶体管的栅极相连；第二开关晶体管的漏极D作为第二电压监测单元42的输入端；第二开关晶体管的源极S与第二电压监测单元42的输出端vwi_out相连。

具体地，第二电压监测单元42可以包括多个第二电压监测通道421，每个第二电压监测通道421对应待测芯片上的一个电压引脚,多个第二电压监测通道421共用一个输出端。

进一步地，第二电平转换支路也即电平转换支路的电路原理如图7所示，电平转换支路的具体工作原理可以参考相关技术，此处不再赘述。

在一些实施例中，以图8中的第二电压监测单元42包括四个第二电压监测通道421为例进行具体说明。在图8中，第二电压监测单元42可以包括4个第二电压监测通道421，每个第二电压监测通道对应芯片上待监测的某个电压引脚，每一个第二电压监测通道421具有一个使能端en_vwi，一个输入端vwi和一个输出端，4个第二电压监测通道421的输出端均与第二电压监测单元42的一个输出端vwi_output相连。如图8所示，按照从上向下的顺序，在第一个第二电压监测通道421中，第二电平转换支路的使能端En作为第二电压监测单元42的第一个使能端en_vwi0,第二电平转换支路的电平信号输出端Vout与第二开关晶体管Q2的栅极G相连，第二开关晶体管Q2的漏极D作为第二电压监测单元42的第一个输入端vwi0，当使能端en_vwi0输入一个相应的第二电信号(使能信号)时，第二电平转换支路向第二开关晶体管Q2的栅极G供给对应的电压，此后，第二开关晶体管Q2的源极S和漏极D之间导通，第一个第二电压监测通道421的输入端vwi0接收芯片上对应的某个待监测的电压引脚输出的电压信号，该电压信号通过第二开关晶体管Q2的源极S、再通过第二电压监测单元42共用的输出端vwi_output输入到输出选择模块60中，进而输出到相应的监测仪器上进行电压的监测结果信号的显示；如图8所示，第二电压监测单元42的其他三个使能端分别为en_vwi1至en_vwi3，其他三个输入端分别为vwi1至vwi3，其他三个第二电压监测通道421的工作原理和第一个第二电压监测通道421一致，此处不再一一赘述。

本实施例中，考虑到芯片中的某些待监测的电压引脚的驱动能力较强，就不需要再增加一个缓冲器buffer来增大待监测引脚输入的电压信号的驱动能力，这样既可以实现对芯片的待监测引脚的电压信号的监测，提高对芯片的测试效率，又节省了资源成本。

在示例性实施例中，如图3所示，解码模块10可以包括多个译码器；每个监测模块和输出选择模块60各自对应一个译码器；译码器用于对接收的第一电信号进行解码，并输出第二电信号。

具体地，译码器可以包括二四译码器和三八译码器。

具体地，译码器可以对接收的第一电信号进行解码，示例性地，该第一电信号可以用于选择控制第一电压监测单元41中的某个第一电压监测通道411开始工作，因此，译码器在对该第一电信号进行解码以后，向第一电压监测单元41输出一个第二电信号，该第二电信号是一个使能信号，可以直接控制第一电压监测单元41中的某个第一电压监测通道411开始工作，进而控制第一电压监测单元41中的某个第一电压监测通道411的输入端也即信号输入端可以接收芯片中对应的某个电压引脚输出的电压信号并对其进行电压监测。

在一些实施例中，多个译码器可以包括五个二四译码器，其中时钟监测模块20、电流监测模块30、电压监测模块40、回环监测模块50和输出选择模块60各自对应一个二四译码器。

本实施例通过设置多个监测模块和输出模块各自对应的译码器，方便通过解码模块10中的译码器对各个监测模块进行使能工作，进一步地方便对芯片进行测试时对芯片上待测引脚进行自由选择地测试，使得对芯片的测试便捷高效。

具体地，如图4所示，一个二四译码器可以包括至少一组基本二四译码电路，基本二四译码电路可以包括四条译码支路，每条译码支路对应监测模块的一条监测通道。译码支路将外部给予的控制逻辑译码成对应的监测通道的使能信号。

具体地，一条译码支路可以包括依次串联的与非门和反相器，反相器可以是CMOS反相器，如图5所示。

与非门、CMOS反相器和三八译码器具体可以参考相关技术，本实施例不再一一赘述。

在一些实施例中，如图3所示，多个译码器可以包括一个三八译码器和三个二四译码器，其中，时钟监测模块20和电流监测模块30也可以共用一个二四译码器；电压监测模块40对应一个二四译码器、回环监测模块50对应一个三八译码器，输出选择模块60对应一个二四译码器。图4中的三八译码器对应回环监测模块50，该回环监测模块50包括八条回环监测通道，该三八译码器可以将一个第一电信号a<7：5>译码成第二电信号en_frc<3：0>和en_frc<7：4>，第二电信号en_frc<3：0>可以驱动回环监测模块50的其中四条回环监测通道工作，第二电信号en_frc<7：4>可以驱动回环监测模块50的另外四条回环监测通道开始工作；图4(按照从上到下的顺序)第一个二四译码器对应时钟监测模块20和电流监测模块30，该二四译码器可以将一个第一电信号a<3：2>译码成两个第二电信号en_clk<3：0>和en_i<3：0>，其中第二电信号en_clk<3：0>可以驱动时钟监测模块20开始工作，第二电信号en_i<3：0>可以驱动电流监测模块30开始工作；图4(按照从上到下的顺序)第二个二四译码器对应第一电压监测单元41和第二电压监测单元42，该二四译码器可以将一个第一电信号a<1：0>译码成两个第二电信号en_vwo<3：0>和en_vwi<3：0>，其中第二电信号en_vwo<3：0>可以驱动第一电压监测单元41开始工作，第二电信号en_vwi<3：0>可以驱动第二电压监测单元42中开始工作；图4(按照从上到下的顺序)第三个二四译码器对应输出选择模块60的一条输出选择通道61，该二四译码器可以将一个第一电信号a<1：0>译码成一个第三电信号en_mux<3：0>，该第三电信号en_mux<3：0>可以驱动输出选择模块60对外输出目标监测模块的监测结果信号，该第三电信号en_mux<3：0>和上述某一个第二电信号对应，示例性地，该第三电信号en_mux<3：0>可以和上述可以驱动电流监测模块30中的第二电信号en_i<3：0>对应，也即目标监测模块为电流监测模块30，那么输出选择模块60可以输出电流监测模块30监测的芯片上对应的电流引脚的监测结果信号。

在示例性实施例中，如图9所示，时钟监测模块20可以包括时钟选择单元21和时钟分频单元22；时钟选择单元21具有一个输出端、多个时钟信号输入端以及与多个时钟信号输入端一一对应的使能端；时钟选择单元21的时钟信号输入端作为时钟监测模块20的输入端；时钟选择单元21的使能端作为时钟监测模块20的使能端；时钟选择单元21的输出端连接时钟分频单元22的输入端；时钟分频单元22的输出端作为时钟监测模块20的输出端；时钟监测模块20的输出端连接输出选择模块60。

时钟选择单元21用于选择接收到第二电信号的使能端对应的时钟信号输入端的时钟，并提供给时钟分频单元22；

时钟分频单元22用于对将被分频的时钟进行分频。

本实施例中，在时钟监测模块20设置时钟选择单元21，可以选择性地针对芯片中某一个时钟引脚进行测试，便捷有效，提高了对芯片测试的效率；进一步地，时钟分频单元22可以对时钟信号的波形的波宽，便于监测仪器监测，提高监测准确性，进而提高对芯片测试的效率。

进一步地，如图10所示，时钟选择单元21可以包括多个时钟选择通道211；多个时钟选择通道211与时钟选择单元21的多个时钟信号输入端一一对应，并且，与时钟选择单元21的多个使能端一一对应；

时钟选择通道211包括可以第一反相器和传输门；第一反相器的输入端、传输门的第一使能端与时钟选择单元21中对应的使能端相连；第一反相器的输出端与传输门的第二使能端相连；传输门的输入端与时钟选择单元21中对应的时钟信号输入端相连；传输门的输出端与时钟选择单元21的输出端相连。

具体地，反相器的原理上述实施例已经进行说明，此处不再赘述。

具体地，每个时钟选择通道211对应待测芯片上的一个时钟引脚，多个时钟选择通道211共用时钟选择单元21的一个输出端clk_putput。

在一些实施例中，以图10中的时钟选择单元包括四个时钟选择通道211为例进行具体说明。如图10所示，时钟选择单元21可以包括四个时钟选择通道211，每个时钟选择通道211可以包括一个时钟信号输入端clk和一个使能端en_clk。4个时钟选择通道211的4个时钟信号输入端分别为clk0至clk3，4个时钟选择通道211的4个使能端分别为en_clk0至en_clk3，4个时钟选择通道211的输出端均与时钟选择单元21的输出端clk_out相连。

具体地，第一反相器也反相器的结构可以如图5所示，反相器的具体工作原理可以参考相关技术，此处不再赘述。

具体地，传输门的电路结构如图11所示，传输门可以包括第七晶体管q7和第八晶体管q8，第七晶体管q7的栅极与传输门的第一使能端EN相连，第八晶体管q8的栅极与传输门的第二使能端ENB相连，第七晶体管q7的源极与第八晶体管q8的源极均与传输门的输入端IN相连，第七晶体管q7的漏极与第八晶体管q8的漏极均与传输门的输出端OUT相连。传输门的具体工作原理可以参考相关技术，此处不再赘述。传输门用于通过使能开关来控制相应的信号能否从输入端传到输出端，起到开关的作用。

本实施例中，对芯片进行测试时通过控制向时钟监测模块20中的时钟选择单元21中的某个时钟选择通道211的使能端发送一个第二电信号(使能信号)，使得该时钟选择通道211中的输入端可以接收芯片中对应的待监测的时钟引脚输出的时钟信号，进而使得时钟监测模块20可以对该时钟引脚输出的时钟信号进行监测，方便对芯片的测试，提高芯片测试效率。

进一步地，如图12所示，时钟分频单元22可以包括N个依次串联的时钟分频支路形成的串联结构；串联结构的第一端的时钟分频支路的输入端与时钟分频单元22的输入端相连，串联结构的第二端的时钟分频支路的输出端与时钟分频单元22的输出端相连；从串联结构的第一端开始，相邻的两个时钟分频支路中，前一个时钟分频支路的输出端与后一个时钟分频支路的输入端相连；

每个时钟分频支路可以包括第二反相器和D触发器；第二反相器的输入端与D触发器的输入端相连；第二反相器的输出端和D触发器的输出端分别与时钟分频支路的输出端相连；D触发器的脉冲端与时钟分频支路的输入端相连。

在一些实施例中，以图12中的时钟分频单元22包括八个依次串联的时钟分频支路为例进行具体说明。如图12所示，时钟分频单元22可以包括八个依次串联的时钟分频支路，每个时钟分频支路包括一个反相器和一个D触发器。按照图12从左向右的顺序，第一个时钟分频支路中，第二反相器的输入端IO1与D触发器的输入端DI相连，且第二反相器的输入端IO1、D触发器的输入端DI均与第一个时钟分频支路的输入端相连，第一个时钟分频支路的输入端与时钟分频单元22的输入端clk_in相连，第二反相器的输出端IO2与D触发器的输出端DO分别与第一个时钟分频支路的输出端相连，第一个时钟分频支路的输出端与第二个时钟分频支路的输入端相连；在第二个时钟分频支路中，D触发器的脉冲端CP通过与第二个时钟分频支路的输入端相连进而与第一个时钟分频支路的输出端相连，第二反相器的输入端IO1与D触发器的输入端DI相连，第二反相器的输出端IO2与D触发器的输出端DO相连，且第二反相器的输出端IO2、D触发器的输出端DO均与第二个时钟分频支路的输出端相连，第二个时钟分频支路的输出端与第三个时钟分频支路的输入端相连……；在第八个时钟分频支路中，D触发器的脉冲端CP通过与第八个时钟分频支路的输入端相连进而与第七个时钟分频支路的输出端相连，第二反相器的输入端IO1与D触发器的输入端DI相连，且第二反相器的输出端IO2、D触发器的输出端DO均与第八个时钟分频支路的输出端相连，第八个时钟分频支路的输出端与时钟分频单元22的输出端clk_output相连。

具体地，D触发器可以参考相关技术，此处不再赘述。

本实施例中，通过在时钟分频单元22中设置多个时钟分频支路对时钟信号进行分频，可以使得时钟信号的方波宽度增加，例如可以使得时钟信号的高电平持续时间从1微秒(us)增大到256us，便于监测仪器监测到该时钟信号，使得时钟监测的监测结果信号的数据准确性更高，提高芯片测试效率。

在示例性实施例中，如图13所示，电流监测模块30包括多个电流监测通道31，每个电流监测通道31可以包括第三电平转换支路和传输门支路；传输门支路的第一使能端与第三电平转换支路的电平信号输出端相连；传输门支路的第二使能端与第三电平转换支路的使能信号输出端相连；传输门支路的输入端作为电流监测模块30的输入端；传输门支路的输出端与电流监测模块30的输出端相连；第三电平转换支路的使能端作为电流监测模块30的使能端。

具体地，第三电平转换支路也即电平转换支路的电路原理如图7所示，电平转换支路的具体工作原理可以参考相关技术，此处不再赘述。

在一些实施例中，以图13中的电流监测模块30包括四个电流监测通道31为例进行具体说明。如图13所示，电流监测模块30可以包括四个电流监测通道31，每个电流监测通道31对应待测芯片上的一个待检测电流引脚，四个电流监测通道31的输出端均与电流监测模块30的一个输出端i_output相连。每个电流监测通道31可以包括一个第三电平转换支路也即电平转换支路和一个传输门支路；第三电平转换支路也即电平转换支路用于在不同工作电压域的电路模块之间实现高电平与低电平之间的转换，同时具有一定的隔离和滤波作用；传输门支路用于通过使能开关来控制相应的电流信号能否从输入端传到输出端，起到了开关的作用。

第三电平转换支路具有一个使能端En、一个使能信号输出端Voutn和一个电平信号输出端Vout，第三电平转换支路的使能端En作为电流监测模块30的使能端，图13中，四个第三电平转换支路的使能端En分别作为电流监测模块30的使能端en_i0至en_i3；传输门支路的第一使能引脚En与电平转换支路的电平信号输出端Vout相连，传输门支路的第二使能引脚Enb与电平转换支路的使能信号输出端Voutn相连，传输门支路的输入端a作为电流监测模块30的输入端i与芯片上的待监测的电流引脚相连，四个传输门支路的输入端a分别作为电流监测模块30的输入端i0至i3；四个传输门支路的输出端b与电流监测模块30的输出端i_output相连，电流监测模块30的输出端i_output与输出选择模块60的输入端相连。

具体地，如图14所示，传输门支路可以包括第九晶体管q9、第十晶体管q10、第十一晶体管q11、第十二晶体管q12和第十三晶体管q13；第九晶体管q9和第十晶体管q10并联形成第一并联支路；第十一晶体管q11和第十二晶体管q12并联形成第二并联支路；第一并联支路和第二并联支路之间连接第十三晶体管q13。

进一步地，在第一并联支路中，第九晶体管q9的源极S与第十晶体管q10的源极S相连，第九晶体管q9的源极S与第十晶体管q10的源极S之间的节点h与传输门支路的输入端a相连；第九晶体管q9的漏极D与第十晶体管q10的漏极D相连，第九晶体管q9的栅极G与传输门支路的第二使能引脚Enb相连，第十晶体管q10的栅极G与传输门支路的第一使能引脚En相连。

在第二并联支路中，第十一晶体管q11的源极S与第十二晶体管q12的源极S相连，第十一晶体管q11的漏极D与第十二晶体管q12的漏极D相连，第十一晶体管q11的栅极G与传输门支路的第二使能引脚Enb相连；第十二晶体管q12的栅极G与传输门支路的第一使能引脚En相连，第九晶体管q9的漏极D和第十晶体管q10的漏极D之间的节点c与第十一晶体管q11的源极S和第十二晶体管q12的源极S之间的节点d相连。第十一晶体管q11的漏极D和第十二晶体管q12的漏极D之间的节点k与传输门支路的输出引脚b相连。

节点c和节点d之间的节点n与第十三晶体管q13的源极S相连；第十三晶体管q13的漏极D接地；第十三晶体管q13的栅极G通过与节点m相连进而与传输门的第二使能引脚Enb相连。

传输门支路的工作原理可以参考相关技术，本实施例不再赘述。

在本实施例中，当第一使能引脚En为高电平时，传输门打开，输入信号能够传到输出端b，当第一使能引脚En为低电平时，传输门关闭，输入信号不能传到输出端b，传输门支路相当于一个开关。

本实施例中，通过在电流监测模块30中设置电平转换支路和传输门支路，这样对芯片进行测试时可以通过控制向电流监测模块30中某个电流监测通道31中的电平转换支路的使能端发送一个第二电信号(使能信号)，使得该电流监测通道31中的输入端也即传输门支路的输入端可以接收芯片中对应的待监测的电流引脚输出的电流信号，进而使得电流监测模块30可以对该电流引脚输出的电流信号进行监测，方便芯片测试，提高了对芯片测试的效率。

在示例性实施例中，如图15所示，回环监测模块50包括多个回环监测通道51，每个回环监测通道51包括第五电平转换支路和第四开关晶体管，第五电平转换支路的使能端作为回环监测模块50的使能端，第五电平转换支路的电平信号输出端与第四开关晶体管的栅极相连，第四开关晶体管的漏极作为回环监测模块的输入端与芯片中相应的待监测引脚相连，第四开关晶体管的源极和回环监测模块50的输出端相连。

在一些实施例中，图15中以回环监测模块50包括八个回环监测通道51为例进行具体说明。如图15所示，回环监测模块50可以包括八个回环监测通道51，每个回环监测通道51对应待测芯片上的一个电压引脚，其中一个回环监测通道51可以与该监测电路相连，用于该监测电路的自检自测，八个回环监测通道51共用回环监测模块50的一个输出端frc_output，输出端frc_output与输出选择模块60的输入端相连。

每个回环监测通道51可以包括一个第五电平转换支路，电平转换支路的电路原理如上文，此处不再赘述。每个第五电平转换支路具有一个使能端En，八个第五电平转换支路的使能端En分别作为回环监测模块50的八个使能端en_frc0至en_frc7，如图13所示；每个回环监测通道51还包括一个第四开关晶体管，每个第五电平转换支路的电平信号输出端与对应的第四开关晶体管的栅极相连，第四开关晶体管的漏极D作为回环监测模块50的输入端与芯片中相应的待监测引脚相连，八个第四开关晶体管的漏极D分别作为回环监测模块50的八个输入端frc0至frc7，可以接收对应的待监测的电压引脚输出的电压信号；第四开关晶体管的源极S和回环监测模块50的输出端frc_output相连，也即八个第四开关晶体管的源极S共用回环监测模块50的一个输出端frc_output，输出端frc_output与输出选择模块60相连，将监测到的电压的监测结果信号通过输出选择模块60中对应的输出选择通道61输出到相应的监测仪器上进行显示。

本实施例中，设置某一个回环监测通道51用于该监测电路的自检，这样可以从外部灌入一个电压对该监测电路进行自检，提高了使用该监测电路的可靠性，进一步保障了芯片测试的可靠性。

在示例性实施例中，如图16所示，输出选择模块60具有第一输出端和第二输出端，输出选择模块60包括多个输出选择通道61，时钟监测模块20、电流监测模块30、第一电压监测单元41、第二电压监测单元42和回环监测模块50各自对应一个输出选择通道61；

每个输出选择通道61包括第四电平转换支路和第三开关晶体管；

第四电平转换支路的使能端作为输出选择通道61的使能端；第四电平转换支路的电平信号输出端与第三开关晶体管的栅极相连；第三开关晶体管的漏极与对应的监测模块的输出端相连；

输出选择通道61的第一输出端与时钟监测模块20、电流监测模块30、第一电压监测单元41和第二电压监测单元42各自对应的第四电平转换支路中第三开关晶体管的源极相连；

输出选择通道61的第二输出端与回环监测模块50对应的第四电平转换支路中第三开关晶体管的源极相连。

具体地，第四电平转换支路也即电平转换支路的电路原理如图7所示，电平转换支路的具体工作原理可以参考相关技术，此处不再赘述。

在一些实施例中，如图16所示，输出选择模块60可以包括五个输出选择通道61和两个输出端，每个输出选择通道61包括一个第四电平转换支路和一个第三开关晶体管Q3，两个输出端分别为第一输出端sns和第二输出端force。电平转换支路的电路原理如上文，此处不再赘述。

按照图16中从上向下的顺序，第一个输出选择通道61和时钟监测模块20对应，在第一个输出选择通道61中，第四电平转换支路的使能端En作为第一个输出选择通道61的使能端en_mux0与解码模块10的第一输出端中的某个对应的输出端口相连，用于接收解码模块10发送的第三电信号(使能信号)，由于第四电平转换支路的电平信号输出端与第三开关晶体管Q3的栅极相连，所以当第四电平转换支路的使能端En接收到相应的第三电信号时，可以向第三开关晶体管Q3的栅极供给合适的电压，此后，第三开关晶体管Q3的源极S与漏极D之间导通，由于第三开关晶体管Q3的漏极D与时钟监测模块20的输出端clk_output相连，那么第三开关晶体管Q3的源极S可以通过输出选择模块60的第一输出端sns将时钟监测模块20监测到的时钟的监测结果信号输出到监测仪器上进行显示。

如图16所示，第二个输出选择通道61和电流监测模块30对应，在第二个输出选择通道61中，第四电平转换支路的使能端En作为第二个输出选择通道61的使能端en_mux1，第三开关晶体管Q3的漏极D与电流监测模块30的输出端i_output相连；第三开关晶体管Q3的源极S可以通过输出选择模块60的第一输出端sns将电流监测模块30监测到的电流的监测结果信号输出到监测仪器上进行显示。

如图16所示，第三个输出选择通道61和电压监测模块40中的第一电压监测单元41对应，在第三个输出选择通道61中，第四电平转换支路的使能端En作为第三个输出选择通道61的使能端en_mux2，第三开关晶体管Q3的漏极D与第一电压监测单元41的输出端vwo_output相连；第三开关晶体管Q3的源极S可以通过输出选择模块60的第一输出端sns将第一电压监测单元41监测到的相应的电压监测结果信号输出到监测仪器上进行显示。

如图16所示，第四个输出选择通道61和电压监测模块40中的第二电压监测单元42对应，在第四个输出选择通道61中，第四电平转换支路的使能端En作为第四个输出选择通道61的使能端en_mux3，第三开关晶体管Q3的漏极D与第二电压监测单元42的输出端vwi_output相连；第三开关晶体管Q3的源极S可以通过输出选择模块60的第一输出端sns将第二电压监测单元42监测到的相应的电压监测结果信号输出到监测仪器上进行显示。

如图16所示，第五个输出选择通道61和回环监测模块50对应，在第五个输出选择通道61中，第四电平转换支路的使能端En作为第五个输出选择通道61的使能端en_mux4，第三开关晶体管Q3的漏极D与回环监测模块50的输出端frc_output相连；第三开关晶体管Q3的源极S可以通过输出选择模块60的第二输出端force将回环监测模块50监测到的电压监测结果信号输出到监测仪器上进行显示。

需要进行说明的是，在本实施例中，第二输出端force既可以是输出端口，也可以是双向端口(输入端和输出端)；一方面可以输出回环监测模块50的监测结果信号，另一方面也可以从外部输入逻辑信号，然后通过第一输出端sns输出监测结果信号。

本实施例中，通过设置和多个监测模块对应的多个输出选择通道61来输出相应的监测结果信号，提高了芯片测试效率。

需要进行说明的是，上述实施例中的第一开关晶体管Q1至第四开关晶体管Q4均可以是CMOS管，上述实施例中的第一晶体管q1至第十三晶体管q13均可以是CMOS管。CMOS管可以参考相关技术，此处不再赘述。

本实用新型的实施例还提供一种集成电路，包括上述任一实施例中的监测电路。

本实用新型的实施例还提供一种芯片，包括上述任一实施例中的集成电路，或上述任一实施例中的监测电路。

本实用新型的实施例还提供一种设备，包括上述任一实施例中的监测电路，或上述任一实施例中的集成电路，或上述任一实施例中的芯片。

最后应说明的是：以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。

Claims (15)

1.一种监测电路，其特征在于，包括：解码模块、输出选择模块和多个监测模块；所述多个监测模块包括时钟监测模块、电流监测模块和电压监测模块；

所述输出选择模块的使能端与所述解码模块的第一输出端相连；

所述监测模块的使能端与所述解码模块的第二输出端相连；所述监测模块的输出端与所述输出选择模块的输入端相连；所述监测模块的输入端还与芯片中相应的待监测引脚相连；

所述解码模块的输入端用于当接收到目标监测模块对应的第一电信号时，向所述目标监测模块的使能端输出第二电信号以使能所述目标监测模块对相应的所述待监测引脚进行监测，以及向所述输出选择模块的使能端输出第三电信号以使能所述输出选择模块输出所述目标监测模块的监测结果信号。

2.根据权利要求1所述的监测电路，其特征在于，多个所述监测模块还包括回环监测模块，所述回环监测模块用于监测芯片中相应的待监测引脚并输出表征是否正常工作的监测结果信号。

3.根据权利要求2所述的监测电路，其特征在于，所述电压监测模块包括具有缓冲功能的第一电压监测单元和无缓冲功能的第二电压监测单元；

所述第一电压监测单元的使能端与所述解码模块的第二输出端相连；所述第一电压监测单元的输入端与芯片中相应的待监测引脚相连；所述第一电压监测单元的输出端与所述输出选择模块的输入端相连；

所述第二电压监测单元的使能端与所述解码模块的第二输出端相连；所述第二电压监测单元的输入端与芯片中相应的待监测引脚相连；所述第二电压监测单元的输出端与所述输出选择模块的输入端相连。

4.根据权利要求3所述的监测电路，其特征在于，所述第一电压监测单元包括多个第一电压监测通道和一个缓冲器；所述缓冲器的输出端作为所述第一电压监测单元的输出端；

所述第一电压监测通道包括第一电平转换支路和第一开关晶体管；所述第一电平转换支路的使能端作为第一电压监测单元的使能端；所述第一电平转换支路的电平信号输出端与所述第一开关晶体管的栅极相连；所述第一开关晶体管的漏极作为所述第一电压监测单元的输入端；所述第一开关晶体管的源极与所述缓冲器的输入端相连。

5.根据权利要求3所述的监测电路，其特征在于，所述第二电压监测单元包括多个第二电压监测通道，所述第二电压监测通道包括第二电平转换支路和第二开关晶体管；

所述第二电平转换支路的使能端作为所述第二电压监测单元的使能端；所述第二电平转换支路的电平信号输出端与所述第二开关晶体管的栅极相连；所述第二开关晶体管的漏极作为所述第二电压监测单元的输入端；所述第二开关晶体管的源极与所述第二电压监测单元的输出端相连。

6.根据权利要求2所述的监测电路，其特征在于，所述解码模块包括多个译码器；每个所述监测模块和所述输出选择模块各自对应一个所述译码器；所述译码器用于对接收的所述第一电信号进行解码，并输出所述第二电信号。

7.根据权利要求1所述的监测电路，其特征在于，所述时钟监测模块包括时钟选择单元和时钟分频单元；所述时钟选择单元具有一个输出端、多个时钟信号输入端以及与多个时钟信号输入端一一对应的使能端；所述时钟选择单元的时钟信号输入端作为所述时钟监测模块的输入端；所述时钟选择单元的使能端作为所述时钟监测模块的使能端；所述时钟选择单元的输出端连接所述时钟分频单元的输入端；所述时钟分频单元的输出端作为所述时钟监测模块的输出端；

所述时钟选择单元用于选择接收到所述第二电信号的使能端对应的时钟信号输入端的时钟，并提供给所述时钟分频单元；

所述时钟分频单元用于对将被分频的时钟进行分频。

8.根据权利要求7所述的监测电路，其特征在于，所述时钟选择单元包括多个时钟选择通道；多个所述时钟选择通道与所述时钟选择单元的多个时钟信号输入端一一对应，并且，与所述时钟选择单元的多个使能端一一对应；

所述时钟选择通道包括第一反相器和传输门；所述第一反相器的输入端、所述传输门的第一使能端与所述时钟选择单元中对应的使能端相连；所述第一反相器的输出端与所述传输门的第二使能端相连；所述传输门的输入端与所述时钟选择单元中对应的时钟信号输入端相连；所述传输门的输出端与所述时钟选择单元的输出端相连。

9.根据权利要求8所述的监测电路，其特征在于，所述时钟分频单元包括N个依次串联的时钟分频支路形成的串联结构；所述串联结构的第一端的所述时钟分频支路的输入端与所述时钟分频单元的输入端相连，第二端的所述时钟分频支路的输出端与所述时钟分频单元的输出端相连；从所述串联结构的第一端开始，相邻的两个所述时钟分频支路中，前一个所述时钟分频支路的输出端与后一个所述时钟分频支路的输入端相连；

每个所述时钟分频支路包括第二反相器和D触发器；所述第二反相器的输入端与所述D触发器的输入端相连；所述第二反相器的输出端和所述D触发器的输出端分别与所述时钟分频支路的输出端相连；所述D触发器的脉冲端与所述时钟分频支路的输入端相连。

10.根据权利要求1所述的监测电路，其特征在于，所述电流监测模块包括多个电流监测通道，每个所述电流监测通道包括第三电平转换支路和传输门支路；所述传输门支路的第一使能端与所述第三电平转换支路的电平信号输出端相连；所述传输门支路的第二使能端与所述第三电平转换支路的使能信号输出端相连；所述传输门支路的输入端作为所述电流监测模块的输入端；所述传输门支路的输出端与所述电流监测模块的输出端相连；所述第三电平转换支路的使能端作为所述电流监测模块的使能端。

11.根据权利要求3所述的监测电路，其特征在于，所述输出选择模块具有第一输出端和第二输出端，所述输出选择模块包括多个输出选择通道，所述时钟监测模块、所述电流监测模块、所述第一电压监测单元、所述第二电压监测单元和所述回环监测模块各自对应一个所述输出选择通道；

每个所述输出选择通道包括第四电平转换支路和第三开关晶体管；

所述第四电平转换支路的使能端作为所述输出选择通道的使能端；所述第四电平转换支路的电平信号输出端与所述第三开关晶体管的栅极相连；所述第三开关晶体管的漏极与对应的所述监测模块的输出端相连；

所述输出选择通道的第一输出端与所述时钟监测模块、所述电流监测模块、所述第一电压监测单元和所述第二电压监测单元各自对应的所述第四电平转换支路中所述第三开关晶体管的源极相连；

所述输出选择通道的第二输出端与所述回环监测模块对应的所述第四电平转换支路中所述第三开关晶体管的源极相连。

12.根据权利要求2所述的监测电路，其特征在于，所述回环监测模块包括多个回环监测通道，每个所述回环监测通道包括第五电平转换支路和第四开关晶体管，所述第五电平转换支路的使能端作为所述回环监测模块的使能端，所述第五电平转换支路的电平信号输出端与所述第四开关晶体管的栅极相连，所述第四开关晶体管的漏极作为所述回环监测模块的输入端与芯片中相应的待监测引脚相连，所述第四开关晶体管的源极和所述回环监测模块的输出端相连。

13.一种集成电路，其特征在于，包括如权利要求1至12任一项所述的监测电路。

14.一种芯片，其特征在于，包括如权利要求13所述的集成电路。

15.一种设备，其特征在于，包括如权利要求14所述的芯片。