CN219497771U - 半导体封装结构 - Google Patents

Abstract

本实用新型提出了一种半导体封装结构，该半导体封装结构的一个实施方式包括：线路层；晶片，设置于线路层上方；模封层，设置于线路层上方且包覆晶片，模封层包括第一区和第二区，第一区设置于晶片下方，第二区相邻于第一区，第一区的底面低于第二区的底面。由于模封层第一区的底面低于第二区的底面，如此，晶片的底面与第一区的底面之间的空隙将大于晶片的底面与第二区的底面之间的空隙，进而模封材料可以更容易填充到晶片底面下方，减少产生孔洞的可能性，进而减少半导体封装结构产生形变的可能性。

Description

半导体封装结构

技术领域

本实用新型涉及半导体封装技术领域，具体涉及一种半导体封装结构。

背景技术

在半导体封装结构(例如FOCoS-B结构，即Fan out Chip on Substrate-Bridge，桥接基板上扇出芯片结构)中通常会进行模封底部填充(Mold Underfill，MUF)。

未来半导体封装结构中电子元件的发展趋势是元件尺寸越来越大。如图3所示，当半导体封装结构30中位在下层的电子元件31体积较大时，就会压缩到电子元件31下面的模封材料32可以流动的空间。例如，当电子元件31为水平方向截面面积大于等于16平方毫米的电容时，电子元件31下表面与该电子元件31之下的重布线层33间的间距仅剩下约40微米到50微米，这时若选用最大填料尺寸(Max filler size)小于10微米的模封材料32相对容易填满电子元件31下表面与重布线层33之间的间距。但最大填料尺寸小于10微米的模封材料32的CTE(coefficient of thermal expansion，热膨胀系数)太大，容易发生翘曲。而若选用最大填料尺寸在20微米到25微米之间的模封材料32虽然可解决翘曲问题，但却因填料尺寸太大，而导致电子元件31下侧难以被模封料32填满而产生孔洞(void)321，后续再经过其他热制程时，孔洞中含有的水气(因模封材料32易吸水)将受热膨胀，并导致整体封装结构变形。

实用新型内容

本实用新型提出了一种半导体封装结构，包括：线路层；晶片，设置于所述线路层上方；模封层，设置于所述线路层上方且包覆所述晶片，所述模封层包括第一区和第二区，所述第一区设置于所述晶片下方，所述第二区相邻于所述第一区，所述第一区的底面低于所述第二区的底面。

在一些可选的实施方式中，所述第一区的一个侧壁在所述晶片的水平投影范围以外。

在一些可选的实施方式中，所述第一区的至少两个侧壁与所述晶片的水平投影边缘实质重合。

在一些可选的实施方式中，所述第一区的至少两个侧壁在所述晶片的水平投影范围以外。

在一些可选的实施方式中，所述线路层的线路接触所述模封层。

在一些可选的实施方式中，所述线路层的线路不接触所述模封层。

在一些可选的实施方式中，所述半导体封装结构还包括至少两个分别电连接所述线路层和所述晶片的连接件。

在一些可选的实施方式中，所述各所述连接件之间的间距包括第一间距和第二间距，所述第二间距大于所述第一间距，各所述第一间距对应的水平投影部分包围各所述第二间距对应的水平投影部分。

在一些可选的实施方式中，具有所述第二间距的连接件之间的水平投影部分形成十字形。

在一些可选的实施方式中，具有所述第二间距的连接件之间的水平投影部分将各所述连接件的水平投影区分为至少两个面积实质相等的连接件子区。

如前文所述，为了解决现有半导体封装结构中，电子元件下方空间较小，若填充较大最大填充尺寸的模封材料，会产生孔洞，进而结构可能形成的问题，本实用新型提出了一种半导体封装结构，通过将模封层设置于线路层上方且包覆晶片，模封层包括第一区和第二区，第一区设置于晶片下方，第二区相邻于第一区，第一区的底面低于第二区的底面。由于模封层第一区的底面低于第二区的底面，晶片的底面与第一区的底面之间的空隙将大于晶片的底面与第二区的底面之间的空隙，进而模封材料可以更容易填充到晶片底面下方，减少产生孔洞的可能性，进而减少半导体封装结构产生形变的可能性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将会变得更明显：

图1A、图1B、图1C和图1D分别是根据本实用新型的半导体封装结构的一个实施例1a、1b、1c和1d的结构示意图；

图2A是根据本实用新型的半导体封装结构中连接件的一个实施例的水平截面结构示意图；

图3是现有阐述中半导体封装结构的一个实施例30的结构示意图。

附图标记/符号说明：

11-线路层，111-导电线路，112-介电材料，12-模封层，121-第一区，121a-第一区底面，121b-第一区侧壁，122-第二区，122a-第二区底面，13-晶片，14-连接件，P1-第一间距，P2-第二间距，D1-具有第二间距的连接件之间的水平投影部分，D2-连接件子区，31-电子元件，32-模封材料，321-孔洞，33-重布线层。

具体实施方式

下面结合附图和实施例说明本实用新型的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本实用新型所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关技术方案，而非对本实用新型的限定。另外，为了便于描述，附图中仅示出了与有关技术方案相关的部分。

应容易理解，本实用新型中的“在...上”、“在...之上”和“在...上面”的含义应该以最广义的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还意味着包括存在两者之间的中间部件或层的“在某物上”。

此外，为了便于描述，本文中可能使用诸如“在...下面”、“在...之下”、“下部”、“在...之上”、“上部”等空间相对术语来描述一个元件或部件与附图中所示的另一元件或部件的关系。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或操作中的不同方位。设备可以以其他方式定向(旋转90°或以其他定向)，并且在本文中使用的空间相对描述语可以被同样地相应地解释。

本文中所使用的术语“层”是指包括具有一定厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构的范围的程度。此外，层可以是均质或不均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或在其之间的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。基板(substrate)可以是一层，可以在其中包括一个或多个层，和/或可以在其上、之上和/或之下具有一个或多个层。一层可以包括多层。例如，半导体层可以包括一个或多个掺杂或未掺杂的半导体层，并且可以具有相同或不同的材料。

需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本实用新型可实施的范畴。

还需要说明的是，本实用新型的实施例对应的横向截面可以为对应前视图方向截面，纵向截面可以为对应右视图方向截面，水平截面可以为对应上视图方向截面。

另外，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本实用新型。

请参考图1A、图1B、图1C和图1D，图1A、图1B、图1C和图1D分别是根据本实用新型的半导体封装结构的一个实施例1a、1b、1c和1d的结构示意图。

如图1A、图1B、图1C和图1D所示，半导体封装结构1a、1b、1c和1d包括线路层11、晶片13和模封层12。其中：

晶片13设置于线路层11上方。而模封层12设置于线路层11上方且包覆晶片13。模封层12包括第一区121和第二区122。第一区121设置于晶片13下方，且第二区122相邻于第一区121，第一区121的底面121a低于第二区122的底面122a。

这里，晶片13可以是各种裸晶片(Die)或者芯片(Chip)，本实用新型对此不做具体限定。例如，晶片13可以是各种功能芯片。例如，晶片13可以是专用集成电路芯片、高带宽存储器芯片、电源管理芯片、逻辑功能芯片、存储芯片、通信芯片、微处理器芯片、图形芯片等。

线路层11可以包括介电材料112和导电线路111，以实现线路导通。

模封层12可以包括各种模封材料(Molding Compound)和底部填充胶(Underfill)。示例性的，模封材料可以包括环氧树脂(Epoxy resin)、填充物(Filler)、催化剂(Catalyst)、颜料(Pigment)、脱模剂(Release Agent)、阻燃剂(Flame Retardant)、耦合剂(CouplingAgent)、硬化剂(Hardener)、低应力吸收剂(Low Stress Absorber)、粘合促进剂(AdhesionPromoter)、离子捕获剂(Ion Trapping Agent)等。

可选地，模封层12中模封材料的最大填料(filler)尺寸可以为20微米到25微米之间，相当于最大填料尺寸小于10微米的模封材料而言，选用上述模封材料可避免因CTE较大导致的翘曲；另外，由于最大填料尺寸小于10微米的模封材料成本相对最大填料尺寸在20微米到25微米之间的模封材料成本更高，因此采用最大填料尺寸在20微米到25微米之间的模封材料还可降低经济成本，提高结构强度。

半导体封装结构1a、1b、1c和1d中，由于模封层12的第一区121的底面121a低于第二区122的底面122a，如此，晶片13的底面与第一区121的底面121a之间的空隙将大于晶片13的底面与第二区122的底面122a之间的空隙，减少了模封材料流进晶片13的底面与第一区121的底面121a之间的阻力，进而使最大填料尺寸在20微米到25微米之间的模封材料可以更容易填充到晶片13底面下方，减少产生孔洞的可能性，进而减少半导体封装结构1a、1b、1c和1d产生形变。相对于采用最大填料尺寸小于10微米的模封材料，采用最大填料尺寸在20微米到25微米之间的模封材料可增加结构的整体厚度。

在一些可选的实施方式中，模封层12还可嵌入线路层11的介电材料112中，进而可达到类似于模锁结构(molding lock)的效果，即可增强模封层12与线路层11之间的接合强度。

在一些可选的实施方式中，如图1A所示，第一区121的一个侧壁121b在晶片13的水平投影范围以外，而第一区121的另一个侧壁121c则与晶片13的水平投影边缘实质重合。

在一些可选的实施方式中，如图1D所示，第一区121的至少两个侧壁与晶片13的水平投影边缘实质重合。

在一些可选的实施方式中，如图1B和图1C所示，第一区121的至少两个侧壁121b在晶片13的水平投影范围以外。如此，晶片13下方的空间更大，更加有利于模封材料进入晶片13和线路层11之间，更加减少孔洞产生的可能。

在一些可选的实施方式中，如图1A和图1B所示，线路层11的导电线路111接触模封层12，即导电线路111暴露在线路层11的介电材料112以外。

在一些可选的实施方式中，如图1C所示，线路层11的导电线路111不接触模封层12，即导电线路111不暴露在线路层11的介电材料112以外，可避免导电线路111在制程中发生氧化。

在一些可选的实施方式中，如图1A、图1B、图1C和图1D所示，半导体封装结构1a、1b、1c和1d还可以包括至少两个分别电连接线路层11和晶片13的连接件14。作为示例，连接件14可以为凸块(bump)。

需要说明的是，图1A到图1D仅示出两个连接件14作为示例，实际产品中连接件14的数量并不限于图1A到图1D中所示出的连接件14的数量。

需要说明的是，为了制造出半导体封装结构1a、1b和1c，作为示例，可以按照如下步骤进行：

首先，形成线路层11。例如可采用各种已知或未来开发的线路形成方法，包括但不限于例如光刻的方法来形成线路层11。

然后，在线路层11上开窗，移除部分线路层11的介电材料112，以形成一第一区121的底面121a。

接着，将晶片13通过连接件14电连接到线路层11的导电线路111。

最后，模封以形成包覆晶片13的模封层12。

在一些可选的实施方式中，请参考图2A，图2A是根据本实用新型的半导体封装结构1a、1b或1c中连接件14的一个实施例的水平截面结构示意图。如图2A所示，各连接件14之间的间距(Pitch)可包括第一间距P1和第二间距P2，第二间距P2大于第一间距P1，各第一间距P1对应的水平投影部分D1包围各第二间距P2对应的水平投影部分。

在一些可选的实施方式中，如图2A所示，具有第二间距P2的连接件14之间的水平投影部分D1形成十字形。

在一些可选的实施方式中，如图2A所示，具有第二间距P2的连接件14之间的水平投影部分D1将各连接件14的水平投影区分为至少两个面积实质相等的连接件子区D2。在各连接件子区D2的面积实质相等时，将使模封材料往各方向流动的距离较为一致，进而使模封材料的流动速度较为平均，可减少孔洞的产生。

实践中，模封时，模封材料从外围向中心流动，通过设计不设置连接件14的流道区域(该流道区域对应的水平投影部分例如可以是图2A所示的D1)，换言之，通过设计供模封材料流动且没有连接件14阻挡的流道区域，使模封材料优先填满阻力较小的流道区域再流入连接件14之间，减少了模封材料在连接件14之间的流动距离，因而模封材料可快速流满，进而减少孔洞的产生，达到填满晶片13(见图1C)底面下方的目的。

如本文中所使用，术语“实质上”、“实质的”、“大约”及“约”用于指示和解释较小变化。举例而言，当结合数值使用时，上述术语可指小于或等于相应数值±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％的变化范围。作为另一实施例，膜或层的厚度「实质上均一」可指膜或层的平均厚度小于或等于±10％的标准差，比如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％的标准差。术语「实质上共面」可指沿同一平面处于50μm内(诸如沿同一平面处于40μm内、30μm内、20μm内、10μm内或1μm内)的两个表面。若例如两个组件重叠或在200μm内、150μm内、100μm内、50μm内、40μm内、30μm内、20μm内、10μm内或1μm内重叠，则两个组件可认为为“实质上对准”。若两个表面或组件之间的角度为例如90°±10°(诸如±5°、±4°、±3°、±2°、±1°、±0.5°、±0.1°或±0.05°)，则两个表面或组件可视为“实质上垂直」。当结合事件或情形使用时，术语“实质上”、“实质的”、“大约”及“约”可指事件或情形精确发生的情况以及事件或情形极近似发生的情况。

Claims (10)

1.一种半导体封装结构，其特征在于，包括：

线路层；

晶片，设置于所述线路层上方；

模封层，设置于所述线路层上方且包覆所述晶片，所述模封层包括第一区和第二区，所述第一区设置于所述晶片下方，所述第二区相邻于所述第一区，所述第一区的底面低于所述第二区的底面。

2.根据权利要求1所述的半导体封装结构，其特征在于，所述第一区的一个侧壁在所述晶片的水平投影范围以外。

3.根据权利要求1所述的半导体封装结构，其特征在于，所述第一区的至少两个侧壁与所述晶片的水平投影边缘实质重合。

4.根据权利要求1所述的半导体封装结构，其特征在于，所述第一区的至少两个侧壁在所述晶片的水平投影范围以外。

5.根据权利要求1所述的半导体封装结构，其特征在于，所述线路层的线路接触所述模封层。

6.根据权利要求1所述的半导体封装结构，其特征在于，所述线路层的线路不接触所述模封层。

7.根据权利要求1所述的半导体封装结构，其特征在于，所述半导体封装结构还包括至少两个分别电连接所述线路层和所述晶片的连接件。

8.根据权利要求7所述的半导体封装结构，其特征在于，所述各所述连接件之间的间距包括第一间距和第二间距，所述第二间距大于所述第一间距，各所述第一间距对应的水平投影部分包围各所述第二间距对应的水平投影部分。

9.根据权利要求8所述的半导体封装结构，其特征在于，具有所述第二间距的连接件之间的水平投影部分形成十字形。

10.根据权利要求9所述的半导体封装结构，其特征在于，具有所述第二间距的连接件之间的水平投影部分将各所述连接件的水平投影区分为至少两个面积实质相等的连接件子区。