CN218767963U - 实时时钟模块、芯片及计算设备 - Google Patents

Abstract

本实用新型提供一种实时时钟模块、芯片及计算设备。实时时钟模块包括一时钟单元，具有一时钟信号端以及一电源输入端，用于产生一第一时钟信号；一电流调整单元，电性连接至所述时钟单元的时钟信号端以及电源输入端，用于向所述时钟单元的电源输入端提供一输入电流；其中，所述电流调整单元根据所述第一时钟信号的摆幅调整所述输入电流。本实用新型的实时时钟模块能够应用于不同的电压域，且能够更好地降低功耗。

Description

实时时钟模块、芯片及计算设备

技术领域

本实用新型涉及一种实时时钟模块，尤其涉及一种能在不同电压域中工作，且功耗超低的实时时钟模块、芯片及计算设备。

背景技术

如今越来越多的电子产品使用电池供电，对电子产品的功耗性能要求越来越高，所以低功耗或者超低功耗设计是如今电子产品设计中最热门的设计。实时时钟(RTC-realtime clock)作为常见的时钟模块，其基本功能是给芯片提供一定频率的时钟信号。这个时钟信号会产生日历及中断时钟等功能。一般实时时钟模块都会放在SOC芯片的低功耗域内，只要电池一直供电就会始终工作。

因此，如何使得实时时钟能够方便的应用于不同的电压域，并更有效的降低实时时钟的功耗实为需要解决的问题。

实用新型内容

本实用新型所要解决的技术问题是提供一种实时时钟模块，可以方便的工作于不同的电压域，且实时时钟模块可处于超低功耗的工作状态。

为了实现上述目的，本实用新型提供一种实时时钟模块，包括一时钟单元，具有一时钟信号端以及一电源输入端，用于产生一第一时钟信号；一电流调整单元，电性连接至所述时钟单元的时钟信号端以及电源输入端，用于向所述时钟单元的电源输入端提供一输入电流；其中，所述电流调整单元根据所述第一时钟信号的摆幅调整所述输入电流。

上述的实时时钟模块，其中，所述电流调整单元进一步包括：

一电流控制单元，所述电流控制单元电性连接至所述时钟单元的电源输入端；

一幅度检测单元，电性连接至所述时钟单元的时钟信号端以及所述电流控制单元；

一第一电源，电性连接至所述电流控制单元和所述幅度检测单元。

上述的实时时钟模块，其中，所述幅度检测单元进一步包括：

一电流源，具有一第一端以及一第二端，所述电流源的第一端电性连接至所述第一电源；

一第一晶体管组，电性连接至所述电流源的第二端，并电性连接至所述时钟单元的时钟信号端；

一第二晶体管组，电性连接至所述电流源的第二端，并电性连接至所述电流控制单元。

上述的实时时钟模块，其中，所述第一晶体管组进一步包括：

一第一PMOS晶体管，具有一第一端、一第二端以及一控制端，所述第一PMOS晶体管的第一端电性连接至所述电流源的第二端，所述第一PMOS晶体管的控制端电性连接至所述时钟单元的时钟信号端；

一第一NMOS晶体管，具有一第一端、一第二端以及一控制端，所述第一NMOS晶体管的第一端以及控制端电性连接至所述第一PMOS晶体管的第二端及所述第二晶体管组，所述第一NMOS晶体管的第二端电性连接至一地。

上述的实时时钟模块，其中，所述第一晶体管组进一步包括：

一第二PMOS晶体管，具有一第一端、一第二端以及一控制端，所述第二PMOS晶体管的第一端电性连接至所述电流源，所述第二PMOS晶体管的第二端以及控制端电性连接至所述电流控制单元；

一第二NMOS晶体管，具有一第一端、一第二端以及一控制端，所述第二NMOS晶体管的第一端电性连接至所述第二PMOS晶体管的第二端，所述第二NMOS晶体管的控制端电性连接至所述第一晶体管组，所述第二NMOS晶体管的第二端电性连接至一地。

上述的实时时钟模块，其中，所述幅度检测单元进一步包括一第一电容，所述第一电容电性连接在所述第一电源与所述第二晶体管组之间。

上述的实时时钟模块，其中，所述电流控制单元包括一第三PMOS晶体管，所述第三PMOS晶体管具有一第一端、一第二端以及一控制端，所述第三PMOS晶体管的第一端电性连接至所述第一电源，所述第三PMOS晶体管的控制端电性连接至所述幅度检测单元，所述第三PMOS晶体管的第二端电性连接至所述时钟单元的电源输入端。

上述的实时时钟模块，其中，所述电流控制单元进一步包括一第四PMOS晶体管，所述第四PMOS晶体管具有一第一端、一第二端以及一控制端，所述第四PMOS晶体管的第一端电性连接至所述第三PMOS晶体管的第二端，所述第四PMOS晶体管的控制端电性连接至所述第四PMOS晶体管的第二端，且所述第四PMOS晶体管的第二端电性连接至所述时钟单元的电源输入端。

上述的实时时钟模块，其中，所述电流控制单元进一步包括一第五PMOS晶体管，所述第五PMOS晶体管具有一第一端、一第二端以及一控制端，所述第五PMOS晶体管的第一端电性连接至所述第四PMOS晶体管的第二端，所述第五PMOS晶体管的控制端电性连接至所述第五PMOS晶体管的第二端，且所述第五PMOS晶体管的第二端电性连接至所述时钟单元的电源输入端。

上述的实时时钟模块，其中，所述时钟单元进一步包括：

一第一反向器，具有一第一输入端、一第二输入端以及一输出端；

一第一电阻，一谐振单元、一第二电容以及一第三电容；

所述第一电阻、所述谐振单元并联连接至所述第一反向器的第一输入端以及输出端之间；

所述第一反向器的第一输入端电性连接至所述时钟信号端，并通过所述第二电容电性连接至一地，所述第一反向器的输出端通过所述第三电容电性连接至所述地，且所述第一反向器的第二输入端电性连接至所述时钟单元的电源输入端。

上述的实时时钟模块，其中，所述实时时钟模块进一步包括：

输出驱动单元，电性连接至所述时钟信号端，且所述输出驱动单元用于输出一第二时钟信号。

上述的实时时钟模块，其中，所述输出驱动单元进一步包括：

一电压调整单元，所述电压调整单元电性连接至一第一电源；

一第二反向器，具有一第一输入端、一第二输入端以及一输出端；

所述第二反向器的第一输入端电性连接至所述时钟信号端，所述第二反向器的输出端用于输出所述第二时钟信号，且所述第二反向器的第二输入端电性连接至所述电压调整单元。

上述的实时时钟模块，其中，所述电压调整单元包括一第六PMOS晶体管，所述第六PMOS晶体管具有一第一端、一第二端以及一控制端，所述第六PMOS晶体管的第一端电性连接至所述第一电源，所述第六PMOS晶体管的控制端电性连接至所述第二PMOS晶体管的控制端，所述第六PMOS晶体管的第二端电性连接至所述第二反向器的第二输入端。

上述的实时时钟模块，其中，所述电压调整单元进一步包括一第七PMOS晶体管，所述第七PMOS晶体管具有一第一端、一第二端以及一控制端，所述第七PMOS晶体管的第一端电性连接至所述第六PMOS晶体管的第二端，所述第七PMOS晶体管的控制端电性连接至所述第七PMOS晶体管的第二端，且所述第七PMOS晶体管的第二端电性连接至所述第二反向器的第二输入端。

上述的实时时钟模块，其中，所述电压调整单元进一步包括一第八PMOS晶体管，所述第八PMOS晶体管具有一第一端、一第二端以及一控制端，所述第八PMOS晶体管的第一端电性连接至所述第七PMOS晶体管的第二端，所述第八PMOS晶体管的控制端电性连接至所述第八PMOS晶体管的第二端，且所述第八PMOS晶体管的第二端电性连接至所述第二反向器的第二输入端。

上述的实时时钟模块，其中，所述输出驱动单元进一步包括：

一第三反向器，具有一第一输入端、一第二输入端以及一输出端；

所述第三反向器的第一输入端电性连接至所述第二反向器的输出端，所述第三反向器的第二输入端电性连接至一第二电源，所述第三反向器的输出端用于输出一第三时钟信号。

上述的实时时钟模块，其中，所述第一电源与所述第二电源的电压不同。

上述的实时时钟模块，其中，所述第一电源包括接口电压，所述第二电源包括内核电压。

上述的实时时钟模块，其中，所述时钟单元进一步包括一第四电容，所述第四电容电性连接在所述第一反向器的第二输入端与所述地之间。

上述的实时时钟模块，其中，当所述第一时钟信号的摆幅增大时，减小所述输入电流；当所述第一时钟信号的摆幅减小时，增大所述输入电流。

使用本实用新型的实时时钟模块，可以工作于不同的电压域并有效降低实时时钟模块的功耗。

为了更好地实现上述目的，本实用新型还提供了一种芯片，其中，包括至少一个如上所述的实时时钟模块。

为了更好地实现上述目的，本实用新型还提供了一种计算设备，包括至少一个如上所述的芯片。

本实用新型的有益功效在于：能够方便的工作于不同的电压域，且实时时钟模块可处于超低功耗的工作状态。

以下结合附图和具体实施例对本实用新型进行详细描述，但不作为对本实用新型的限定。

附图说明

图1为本实用新型一实施例实时时钟模块的结构示意图；

图2为本实用新型一实施例反向器的电路结构示意图；

图3A为本实用新型一实施例实时时钟模块的电路结构示意图；

图3B为本实用新型另一实施例实时时钟模块的电路结构示意图；

图4为本实用新型又一实施例实时时钟模块的电路结构示意图；

图5为本实用新型再一实施例实时时钟模块的电路结构示意图。

其中，附图标记：

100：实时时钟模块

101：时钟单元

102：电流调整单元

1021：电流控制单元

1022：幅度检测单元

103：输出驱动单元

1031：电压调整单元

CLK：时钟信号端

VDDIN：电源输入端

CK1：第一时钟信号

CK2：第二时钟信号

CK3：第三时钟信号

I1：电流源

VDD1：第一电源

VDD2：第二电源

P1-P8：PMOS晶体管

N1、N2：NMOS晶体管

INV、INV1-INV3：反向器

IN1：第一输入端

IN2：第二输入端

OUT：输出端

R1：电阻

C1-C4：电容

X1：谐振单元

VSS：地

具体实施方式

下面结合附图对本实用新型的结构原理和工作原理作具体的描述：

在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。

在通篇说明书及后续的权利要求当中所提及的“包括”和“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“连接”一词在此为包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。

图1为本实用新型一实施例实时时钟模块的结构示意图。如图1所示，本实用新型的实时时钟模块100包括时钟单元101以及电流调整单元102。

其中，时钟单元101具有时钟信号端CLK以及电源输入端VDDIN，用于产生第一时钟信号CK1(图中未示出)。电流调整单元102电性连接至时钟单元101的时钟信号端CLK以及电源输入端VDDIN，用于向时钟单元101的电源输入端VDDIN提供输入电流；电流调整单元102根据第一时钟信号CK1的摆幅调整向时钟单元101所提供的输入电流。

图2为本实用新型一实施例反向器的电路结构示意图。如图2所示，本实用新型的反向器INV具有第一输入端IN1、第二输入端IN2以及输出端OUT。与传统的反向器不同之处在于，本实用新型的反向器INV的第二输入端IN2并非直接连接至电源，而是连接至其他单元的信号，以此来提供反向器INV的工作电源。

图3A为本实用新型一实施例实时时钟模块的电路结构示意图。如图2以及图3A所示，本实用新型的电流调整单元102进一步包括电流控制单元1021以及幅度检测单元1022。

其中，幅度检测单元1022进一步包括电流源I1、第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2以及第一电容。第一PMOS晶体管P1以及第一NMOS晶体管N1构成第一晶体管组；第二PMOS晶体管P2以及第二NMOS晶体管N2构成第二晶体管组。第一晶体管组，电性连接至电流源I1的第二端，并电性连接至时钟单元101的时钟信号端CLK；第二晶体管组，电性连接至电流源I1的第二端，并电性连接至电流控制单元1021。

电流源I1、第一晶体管组与第二晶体管组构成放大器，如双转单放大器，用于检测时钟单元101的时钟信号端CLK输出的第一时钟信号的摆幅，当第一时钟信号的摆幅增大时，电流调整单元减小输入电流；当第一时钟信号的摆幅减小时，电流调整单元增大输入电流。

具体的，电流源I1的一端电性连接至第一电源VDD1，第一PMOS晶体管P1的第一端(例如源极)电性连接至电流源I1的另一端，第一PMOS晶体管的控制端(例如栅极)电性连接至时钟单元101的时钟信号端CLK，用于接收时钟单元101所产生的第一时钟信号CK1。

第二PMOS晶体管P2的第一端(例如源极)与第一PMOS晶体管的第一端共同电性连接至电流源11的另一端，第二PMOS晶体管P2的第二端(例如漏极)以及控制端(例如栅极)电性连接至电流控制单元1021。

第一NMOS晶体管N1的第一端(例如漏极)以及控制端(例如栅极)电性连接至第一PMOS晶体管P1的第二端，同时也连接至第二晶体管组即第二NMOS晶体管N2的控制端，第一NMOS晶体管N1的第二端(例如源极)电性连接至地VSS。

第二NMOS晶体管N2的第一端(例如漏极)电性连接至第二PMOS晶体管P2的第二端，第二NMOS晶体管N2的控制端电性连接至第一晶体管组即第一NMOS晶体管N1的控制端，第二NMOS晶体管N2的第二端(例如源极)同样电性连接至地VSS。

本实施例中，以PMOS晶体管的源极作为第一端、漏极作为第二端以及栅极作为控制端，以NMOS晶体管的漏极作为第一端、源极作为第二端以及栅极作为控制端为例进行解释，当然，PMOS晶体管以及NMOS晶体管的源极和漏极可以互换，本实用新型并不以此为限。

于本实施例中，实时时钟模块100中的幅度检测单元1022还进一步包括滤波电容第一电容C1，第一电容C1电性连接在第一电源VDD1第二晶体管组之间，即与第二PMOS晶体管P2的控制端之间。

再如图1、图2以及图3A所示，实时时钟模块100中的电流控制单元1021包括第三PMOS晶体管P3，第三PMOS晶体管P3的第一端(例如源极)电性连接至第一电源VDD1，第三PMOS晶体管P3的控制端电性连接至幅度检测单元1022即第二PMOS晶体管P2的控制端，第三PMOS晶体管P3的第二端电性连接至时钟单元101的电源输入端VDDIN。

时钟单元101包括第一反向器INV1、第一电阻R1、谐振单元X1、第二电容C2以及第三电容C3。第一电阻R1、谐振单元X1并联连接在第一反向器INV1的第一输入端IN1以及输出端OUT之间；且第一反向器INV1的第一输入端IN1电性连接至时钟信号端CLK，并通过第二电容C2电性连接至地VSS，第一反向器INV1的输出端OUT通过第三电容C3电性连接至地VSS，且第一反向器INV1的第二输入端电性连接至电源输入端VDDIN，用于接收电流控制单元1021所输入的输入电流。

为了给第一反向器INV1提供稳定的工作电压，时钟单元101还包括第四电容C4，第四电容C4电性连接在第一反向器INV1的第二输入端IN2与地VSS之间。通常第四电容C4的电容值较大，使得时钟单元101的功耗可控。

本实用新型实时时钟模块的工作原理如下：当幅度检测单元1022检测到时钟信号端CLK的第一时钟信号CK1的摆幅变大时，幅度检测单元1022中第二PMOS晶体管P2控制端的电平，即幅度检测单元1022的输出电平就会变大，由于第三PMOS晶体管P3的控制端电性连接至第二PMOS晶体管P2控制端，从而流过第三PMOS晶体管P3的电流就会减小，使得第一反向器INV1的跨导gm的值减小，进而降低谐振单元X1端第一时钟信号CK1的摆幅。

反之，当幅度检测单元1022检测到时钟信号端CLK的第一时钟信号CK1的摆幅变小时，幅度检测单元1022中第二PMOS晶体管P2控制端的电平，即幅度检测单元1022的输出电平就会变小，从而流过第三PMOS晶体管P3的电流就会增大，使得第一反向器INV1的跨导gm的值增大，进而提高谐振单元X1端第一时钟信号CK1的摆幅。通过幅度检测单元1022输出电平对电流控制单元1021的控制，使得电流控制单元1021向时钟单元101提供稳定的输入电流，且谐振单元X1的摆幅能够实现动态平衡。

因此，本实用新型的实时时钟模块100可以实现低功耗的工作状态，其功耗可以达到100nW级左右，比传统的实时时钟电路功耗降低了10倍左右。

图3B为本实用新型另一实施例实时时钟模块的电路结构示意图。如图1、图2、图3A以及图3B所示，本实用新型实时时钟模块100中的电流控制单元1021进一步包括第四PMOS晶体管P4以及第五PMOS晶体管P5。

其中，第四PMOS晶体管P4以及第五PMOS晶体管P5均采用二极管的连接方式，第四PMOS晶体管P4的第一端(例如源极)电性连接至第三PMOS晶体管的第二端，第四PMOS晶体管P4的控制端(例如栅极)电性连接至第四PMOS晶体管P4的第二端(例如漏极)，且第四PMOS晶体管P4的第二端以及控制端均电性连接至第五PMOS晶体管P5的第一端(例如源极)。

第五PMOS晶体管P5的控制端(例如栅极)电性连接至第五PMOS晶体管P5的第二端(例如漏极)，且第五PMOS晶体管P5的控制端以及第二端共同电性连接至时钟单元101的电源输入端VDDIN。

通过第四PMOS晶体管P4以及第五PMOS晶体管P5的串联连接而构成的二极管电路，可以进一步降低时钟单元101中第一反向器INV1的工作电压和/或工作电流，进而进一步降低实时时钟模块100的功耗。

于本实施例中，以两个串联连接的第四PMOS晶体管P4以及第五PMOS晶体管P5为例，具体也可以根据情况而定，只采用一个PMOS晶体管，或采用更多数量的PMOS晶体管，本实用新型并不以此为限。

图4为本实用新型又一实施例实时时钟模块的电路结构示意图。如图1-图4所示，本实用新型的实时时钟模块100进一步包括输出驱动单元103，输出驱动单元103电性连接至时钟信号端CLK，且输出驱动单元103用于输出第二时钟信号CK2。

具体的，如图1、图2以及图4所示，输出驱动单元103进一步包括电压调整单元1031以及第二反向器INV2。

电压调整单元1031电性连接至第一电源VDD1，包括串联连接的第六PMOS晶体管P6、第七PMOS晶体管P7以及第八PMOS晶体管P8。

第六PMOS晶体管P6的第一端(例如源极)电性连接至第一电源VDD1，第六PMOS晶体管P6的控制端(例如栅极)电性连接至第二PMOS晶体管P2以及第三PMOS晶体管P3的控制端，第六PMOS晶体管P6的第二端电性连接至第二反向器INV2的第二输入端。

其中，第六PMOS晶体管P6与第二反向器INV2之间还可以进一步包括第七PMOS晶体管P7，第七PMOS晶体管P7的第一端(例如源极)电性连接至第六PMOS晶体管P6的第二端，第七PMOS晶体管P7的控制端(例如栅极)电性连接至第七PMOS晶体管P7的第二端(例如漏极)，且第七PMOS晶体管P7的第二端电性连接至第二反向器INV2的第二输入端。

进一步的，第七PMOS晶体管P7与第二反向器INV2之间还可以进一步包括第八PMOS晶体管P8，第八PMOS晶体管P8的第一端(例如源极)电性连接至第七PMOS晶体管P7的第二端，第八PMOS晶体管P8的控制端(例如栅极)电性连接至第八PMOS晶体管P8的第二端(例如漏极)，且第八PMOS晶体管P8的第二端电性连接至第二反向器INV2的第二输入端。第二反向器INV2的第一输入端IN1电性连接至时钟单元101的时钟信号端CLK，用于接收第一时钟信号CK1，第二反向器INV2的输出端OUT用于输出第二时钟信号CK2，且第二反向器INV2的第二输入端IN2电性连接至电压调整单元1031。

需要说明的是，可根据实际需要，第七PMOS晶体管P7以及第八PMOS晶体管P8不连接在第六PMOS晶体管P6以及第二反向器INV2之间，或者第八PMOS晶体管P8不连接在第七PMOS晶体管P7以及第二反向器INV2之间。由此，第六PMOS晶体管P6的第二端直接电性连接至第二反向器INV2的第二输入端，或者第七PMOS晶体管P7的第二端直接电性连接至第二反向器INV2的第二输入端。当然，在第八PMOS晶体管P8与第二反向器INV2之间还可以有更多的PMOS晶体管，在此不再赘述。

由于电压调整单元1031电性连接在第一电源VDD1以及第二反向器VDD2之间，使得第二反向器VDD2的工作电压和/或工作电流进一步降低，实时时钟模块100的功耗能够进一步降低。

图5为本实用新型再一实施例实时时钟模块的电路结构示意图。如图2以及图5所示，输出驱动单元103还进一步包括第三反向器INV3，第三反向器INV3的第一输入端IN1电性连接至第二反向器INV2的输出端OUT，第三反向器INV3的第二输入端IN2电性连接至第二电源VDD2，第三反向器INV3的输出端OUT用于输出第三时钟信号CK3。

需要说明的是，第一电源VDD1可以与第二电源VDD2的电压相同，也可以不同。例如，第一电源VDD1可以是接口电压，第二电源VDD2可以是内核电压，当然，可以根据需要，第一电源VDD1连接至其他工作电压，或者第二电源VDD2连接至另外的工作电压，由此，本实用新型的实时时钟模块既可以工作于第一电压域(第一电源VDD1)，也可以工作于第二电压域(VDD2)，尽可能提高输出的时钟信号的占空比。

综上，本实用新型通过在时钟单元上设置反馈回路检测时钟单元所产生的时钟信号的摆幅，使得时钟单元能够工作于动态平衡、稳定的电流状态下，使得时钟单元的功耗大大的减小。

本实用新型还提供一种芯片，芯片包括如上所述的任意一种实时时钟模块。

本实用新型还提供一种计算设备，计算设备包括上述的芯片。

需要说明的是，在本实用新型的描述中，术语“横向”、“纵向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，并不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

换言之，本实用新型还可有其它多种实施例，在不背离本实用新型精神及其实质的情况下，熟悉本领域的技术人员当可根据本实用新型作出各种相应的改变和变形，但这些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。

Claims (22)

1.一种实时时钟模块，其特征在于，包括：

一时钟单元，具有一时钟信号端以及一电源输入端，用于产生一第一时钟信号；

一电流调整单元，电性连接至所述时钟单元的时钟信号端以及电源输入端，用于向所述时钟单元的电源输入端提供一输入电流；

其中，所述电流调整单元根据所述第一时钟信号的摆幅调整所述输入电流。

2.如权利要求1所述的实时时钟模块，其特征在于：所述电流调整单元进一步包括：

一电流控制单元，电性连接至所述时钟单元的电源输入端；

一幅度检测单元，电性连接至所述时钟单元的时钟信号端以及所述电流控制单元；

一第一电源，电性连接至所述电流控制单元和所述幅度检测单元。

3.如权利要求2所述的实时时钟模块，其特征在于：所述幅度检测单元进一步包括：

一电流源，具有一第一端以及一第二端，所述电流源的第一端电性连接至所述第一电源；

一第一晶体管组，电性连接至所述电流源的第二端，并电性连接至所述时钟单元的时钟信号端；

一第二晶体管组，电性连接至所述电流源的第二端，并电性连接至所述电流控制单元。

4.如权利要求3所述的实时时钟模块，其特征在于：所述第一晶体管组进一步包括：

一第一PMOS晶体管，具有一第一端、一第二端以及一控制端，所述第一PMOS晶体管的第一端电性连接至所述电流源的第二端，所述第一PMOS晶体管的控制端电性连接至所述时钟单元的时钟信号端；

一第一NMOS晶体管，具有一第一端、一第二端以及一控制端，所述第一NMOS晶体管的第一端以及控制端电性连接至所述第一PMOS晶体管的第二端及所述第二晶体管组，所述第一NMOS晶体管的第二端电性连接至一地。

5.如权利要求3所述的实时时钟模块，其特征在于：所述第二晶体管组进一步包括：

一第二PMOS晶体管，具有一第一端、一第二端以及一控制端，所述第二PMOS晶体管的第一端电性连接至所述电流源，所述第二PMOS晶体管的第二端以及控制端电性连接至所述电流控制单元；

一第二NMOS晶体管，具有一第一端、一第二端以及一控制端，所述第二NMOS晶体管的第一端电性连接至所述第二PMOS晶体管的第二端，所述第二NMOS晶体管的控制端电性连接至所述第一晶体管组，所述第二NMOS晶体管的第二端电性连接至一地。

6.如权利要求3所述的实时时钟模块，其特征在于：所述幅度检测单元进一步包括一第一电容，所述第一电容电性连接在所述第一电源与所述第二晶体管组之间。

7.如权利要求2所述的实时时钟模块，其特征在于：所述电流控制单元包括一第三PMOS晶体管，所述第三PMOS晶体管具有一第一端、一第二端以及一控制端，所述第三PMOS晶体管的第一端电性连接至所述第一电源，所述第三PMOS晶体管的控制端电性连接至所述幅度检测单元，所述第三PMOS晶体管的第二端电性连接至所述时钟单元的电源输入端。

8.如权利要求7所述的实时时钟模块，其特征在于：所述电流控制单元进一步包括一第四PMOS晶体管，所述第四PMOS晶体管具有一第一端、一第二端以及一控制端，所述第四PMOS晶体管的第一端电性连接至所述第三PMOS晶体管的第二端，所述第四PMOS晶体管的控制端电性连接至所述第四PMOS晶体管的第二端，且所述第四PMOS晶体管的第二端电性连接至所述时钟单元的电源输入端。

9.如权利要求8所述的实时时钟模块，其特征在于：所述电流控制单元进一步包括一第五PMOS晶体管，所述第五PMOS晶体管具有一第一端、一第二端以及一控制端，所述第五PMOS晶体管的第一端电性连接至所述第四PMOS晶体管的第二端，所述第五PMOS晶体管的控制端电性连接至所述第五PMOS晶体管的第二端，且所述第五PMOS晶体管的第二端电性连接至所述时钟单元的电源输入端。

10.如权利要求1所述的实时时钟模块，其特征在于：所述时钟单元进一步包括：

一第一反向器，具有一第一输入端、一第二输入端以及一输出端；

一第一电阻，一谐振单元、一第二电容以及一第三电容；

所述第一电阻、所述谐振单元并联连接至所述第一反向器的第一输入端以及输出端之间；

所述第一反向器的第一输入端电性连接至所述时钟信号端，并通过所述第二电容电性连接至一地，所述第一反向器的输出端通过所述第三电容电性连接至所述地，且所述第一反向器的第二输入端电性连接至所述时钟单元的电源输入端。

11.如权利要求1所述的实时时钟模块，其特征在于：所述实时时钟模块进一步包括：

输出驱动单元，电性连接至所述时钟信号端，且所述输出驱动单元用于输出一第二时钟信号。

12.如权利要求11所述的实时时钟模块，其特征在于：所述输出驱动单元进一步包括：

一电压调整单元，所述电压调整单元电性连接至一第一电源；

一第二反向器，具有一第一输入端、一第二输入端以及一输出端；

所述第二反向器的第一输入端电性连接至所述时钟信号端，所述第二反向器的输出端用于输出所述第二时钟信号，且所述第二反向器的第二输入端电性连接至所述电压调整单元。

13.如权利要求12所述的实时时钟模块，其特征在于：所述电压调整单元包括一第六PMOS晶体管，所述第六PMOS晶体管具有一第一端、一第二端以及一控制端，所述第六PMOS晶体管的第一端电性连接至所述第一电源，所述第六PMOS晶体管的控制端电性连接至所述电流调整单元，所述第六PMOS晶体管的第二端电性连接至所述第二反向器的第二输入端。

14.如权利要求13所述的实时时钟模块，其特征在于：所述电压调整单元进一步包括一第七PMOS晶体管，所述第七PMOS晶体管具有一第一端、一第二端以及一控制端，所述第七PMOS晶体管的第一端电性连接至所述第六PMOS晶体管的第二端，所述第七PMOS晶体管的控制端电性连接至所述第七PMOS晶体管的第二端，且所述第七PMOS晶体管的第二端电性连接至所述第二反向器的第二输入端。

15.如权利要求14所述的实时时钟模块，其特征在于：所述电压调整单元进一步包括一第八PMOS晶体管，所述第八PMOS晶体管具有一第一端、一第二端以及一控制端，所述第八PMOS晶体管的第一端电性连接至所述第七PMOS晶体管的第二端，所述第八PMOS晶体管的控制端电性连接至所述第八PMOS晶体管的第二端，且所述第八PMOS晶体管的第二端电性连接至所述第二反向器的第二输入端。

16.如权利要求12所述的实时时钟模块，其特征在于：所述输出驱动单元进一步包括：

一第三反向器，具有一第一输入端、一第二输入端以及一输出端；

所述第三反向器的第一输入端电性连接至所述第二反向器的输出端，所述第三反向器的第二输入端电性连接至一第二电源，所述第三反向器的输出端用于输出一第三时钟信号。

17.如权利要求16所述的实时时钟模块，其特征在于：所述第一电源与所述第二电源的电压不同。

18.如权利要求17所述的实时时钟模块，其特征在于：所述第一电源包括接口电压，所述第二电源包括内核电压。

19.如权利要求10所述的实时时钟模块，其特征在于：所述时钟单元进一步包括一第四电容，所述第四电容电性连接在所述第一反向器的第二输入端与所述地之间。

20.如权利要求1-19中任意一项所述的实时时钟模块，其特征在于：当所述第一时钟信号的摆幅增大时，所述电流调整单元减小所述输入电流；当所述第一时钟信号的摆幅减小时，所述电流调整单元增大所述输入电流。

21.一种芯片，其特征在于，包括至少一个如权利要求1-20任一项所述的实时时钟模块。

22.一种计算设备，其特征在于，包括至少一个如权利要求21所述的芯片。

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