CN217721225U - 一种主板及交换机 - Google Patents
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Abstract
本实用新型提供了一种主板及交换机，所述主板包括中央处理器、可编程逻辑器件、交换芯片1、交换芯片2、背板连接器、电源模块和时钟模块，所述中央处理器包括DDR4内存总线接口0、DDR4内存总线接口1、IIC总线接口、Uart总线接口、SPI总线接口、eMMC总线接口、PCIE总线接口1和PCIE总线接口0，所述中央处理器通过PCIE总线接口0与所述交换芯片1连接，所述中央处理器通过PCIE总线接口1与所述交换芯片2连接。本实用新型具有以下优点：1、不同业务板卡可通过高速连接器及交换芯片实现数据交互；2、实现业务接口卡的灵活扩展以及网板的更新换代；3、自主交换芯片在自主框式核心交换机的首次应用。
Description
技术领域
本实用新型涉及网络通信设备领域，特别是涉及一种主板及交换机。
背景技术
路由交换机一种用于电(光)信号转发的网络设备，它可以为接入交换机的任意两个网络节点提供独享的电信号通路，交换机的作用为将一些机器连接起来组成一个局域网。随着云业务和大数据的应用深入，网络数据大流量传输成为人们越来越深入关注的焦点，交换机是网络数据传输中的核心设备。
传统国产自主交换机，基本实现硬件单板内的数据交换转发，本实用新型的硬件结构通过板内2pcs交换芯片以及8pcs高速连接器可实现不同主板的数据转发。本实用新型的硬件结构具有如下优点：1、本实用新型的硬件结构中首次使用2pcs高端自主交换芯片，每个交换芯片得高速总线接口连接到8pcs高速连接器，每个高速连接器可扩展1pcs业务板卡，不同业务板卡可通过高速连接器及交换芯片实现数据交互；2、本实用新型的硬件结构使用的8pcs 高速连接器，在满足自主框式核心交换机业务性能的基础上也可实现业务接口卡的灵活扩展以及网板的更新换代，随着自主芯片的演进，可快速升级替代网板实现整机交换性能的提升；3、本实用新型的自主交换芯片在自主框式核心交换机的首次应用，标志其性能已符合网络核心交换机对其可靠性、稳定性的要求。
实用新型内容
本实用新型的目的在于提供一种主板及交换机，旨在满足本领域现阶段云业务和大数据的应用深入应用的背景下，对交换机性能要求的提高。
为了实现上述目的，本实用新型提供了一种主板，所述主板包括中央处理器、可编程逻辑器件、交换芯片1、交换芯片2、背板连接器、电源模块和时钟模块，所述中央处理器包括DDR4内存总线接口0、DDR4内存总线接口1、IIC总线接口、Uart总线接口、SPI总线接口、eMMC总线接口、PCIE总线接口1和PCIE总线接口0，所述中央处理器通过PCIE总线接口0与所述交换芯片1连接，所述中央处理器通过PCIE总线接口1与所述交换芯片2连接。
进一步的，所述中央处理器通过DDR4内存总线接口0与DDR4内存条0连接，所述中央处理器通过DDR4内存总线接口1与DDR4内存条1连接。
进一步的，所述中央处理器通过IIC总线接口与EEPROM存储器、LM75温度传感器1和LM75温度传感器2连接。
进一步的，所述中央处理器通过Uart总线接口和SPI总线接口与所述可编程逻辑器件连接，所述可编程逻辑器件通过Uart总线与调试串口连接，所述可编程逻辑器件通过SPI总线与SPI存储芯片连接。
进一步的，所述中央处理器通过eMMC总线接口与eMMC存储芯片连接。
进一步的，所述交换芯片1包括PCIE总线接口0、HSS13总线接口、HSS12总线接口、HSS11总线接口、HSS10总线接口、CS00总线接口、CS01总线接口、CS10总线接口、CS11总线接口、HSS00总线接口、HSS01总线接口、HSS02总线接口和HSS03总线接口，所述交换芯片1通过HSS13总线接口和HSS12总线接口与高速连接器1连接，所述交换芯片1通过HSS11总线接口和HSS10总线接口与高速连接器2连接，所述交换芯片1通过CS00总线接口与高速连接器3连接，所述交换芯片1通过CS01总线接口与高速连接器4连接，所述交换芯片1通过CS10总线接口与高速连接器5连接，所述交换芯片1通过CS11总线接口与高速连接器6连接，所述交换芯片1通过HSS00总线接口和HSS01总线接口与高速连接器7连接，所述交换芯片1通过HSS02总线接口和HSS03总线接口与高速连接器8连接。
进一步的，其特征在于，所述交换芯片2包括PCIE总线接口1、HSS13总线接口、HSS12总线接口、HSS11总线接口、HSS10总线接口、CS00总线接口、CS01总线接口、CS10总线接口、CS11总线接口、HSS00总线接口、HSS01总线接口、HSS02总线接口和HSS03总线接口，所述交换芯片2通过HSS13总线接口和HSS12总线接口与高速连接器1连接，所述交换芯片2通过HSS11总线接口和HSS10总线接口与高速连接器2连接，所述交换芯片2通过CS00总线接口与高速连接器3连接，所述交换芯片2通过CS01总线接口与高速连接器4连接，所述交换芯片2通过CS10总线接口与高速连接器5连接，所述交换芯片2通过CS11总线接口与高速连接器6连接，所述交换芯片2通过HSS00总线接口和HSS01总线接口与高速连接器7连接，所述交换芯片2通过HSS02总线接口和HSS03总线接口与高速连接器8连接。
进一步的，所述高速连接器1、高速连接器2、高速连接器3、高速连接器4、高速连接器5、高速连接器6、高速连接器7和高速连接器8设置于背板连接器中。
进一步的，所述交换机包括上述任一项所述的主板。
相较于现有技术，本实用新型具有以下优点：1、不同业务板卡可通过高速连接器及交换芯片实现数据交互；2、实现业务接口卡的灵活扩展以及网板的更新换代；3、自主交换芯片在自主框式核心交换机的首次应用。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1本实用新型的网络数据处理系统的结构示意图。
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
请参阅图1。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
中央处理器作为整个系统的核心，实现系统管理，接口配置，协议报文处理等功能。中央处理器内置2个DDR4SDRAM控制器，其中DDR4内存控制器0外接1片DDR4内存条0，DDR4内存控制器1外接1片DDR4内存条1。
中央处理器支持支持2组PCIE总线接口，其中PCIE总线接口0连接到交换芯片1实现中央处理器对交换芯片配置和管理，PCIE总线接口1连接到交换芯片2实现中央处理器对交换芯片配置和管理。
中央处理器可扩展1组IIC总线接口，IIC总线接口连接连接EEPROM存储设备生产制造信息，连接2pcs温度传感器实现风扇转速调控，其中温度传感器1放到设备入风口，温度传感器2放到设备出风口。
中央处理器的Uart总线连接到可编程逻辑器件上，通过可编程逻辑器件进行电压切换，可编程逻辑器件引出Uart总线连接到调试串口。
中央处理器的SPI总线连接到可编程逻辑器件上，通过可编程逻辑器件进行电压切换，可编程逻辑器件引出SPI总线连接SPI存储芯片，存储系统启动程序。
中央处理器的eMMC总线连接eMMC存储芯片存储操作系统。
交换芯片1支持8组HSSerdes总线接口包含4组HSS0[0-3]和4组HSS1[0-3]、支持4组CSSerdes总线接口包含2组CS0[0-1]和2组CS1[0-1]、支持1个PCIE总线接口，其中HS最高支持100G速率，CS最高支持400G速率。此硬件结构中交换芯片1的PCIE总线连接到中央处理器，实现中央处理器对交换芯片1配置和管理；HSS00和HSS01总线接口连接到背板高速连接器7上，HSS02和HSS03总线接口连接到背板高速连接器8上，HSS10和HSS11总线接口连接到背板高速连接器2上，HSS12和HSS13总线接口连接到背板高速连接器1上，CS00总线接口连接到背板高速连接器3上，CS01总线接口连接到背板高速连接器4上，CS10总线接口连接到背板高速连接器5上，CS11总线接口连接到背板高速连接器6上。
交换芯片2支持8组HSSerdes总线接口包含4组HSS0[0-3]和4组HSS1[0-3]、支持4组CSSerdes总线接口包含2组CS0[0-1]和2组CS1[0-1]、支持1个PCIE总线接口，其中HS最高支持100G速率，CS最高支持400G速率。此硬件结构中交换芯片2的PCIE总线连接到中央处理器，实现中央处理器对交换芯片1配置和管理；HSS00和HSS01总线接口连接到背板高速连接器7上，HSS02和HSS03总线接口连接到背板高速连接器8上，HSS10和HSS11总线接口连接到背板高速连接器2上，HSS12和HSS13总线接口连接到背板高速连接器1上，CS00总线接口连接到背板高速连接器3上，CS01总线接口连接到背板高速连接器4上，CS10总线接口连接到背板高速连接器5上，CS11总线接口连接到背板高速连接器6上。
系统使用DCDC电源模块生成5V、1.2V、3.3V、2.5V、1.8V、0.75V、1.25V等各芯片所需的电压，使用时钟模块生成25Mhz、125Mhz、50Mhz.24Mhz、32.768Khz各芯片所需的时钟。
本实用新型提供了一种主板，所述主板包括中央处理器、可编程逻辑器件、交换芯片1、交换芯片2、背板连接器、电源模块和时钟模块，所述中央处理器包括DDR4内存总线接口0、DDR4内存总线接口1、IIC总线接口、Uart总线接口、SPI总线接口、eMMC总线接口、PCIE总线接口1和PCIE总线接口0，所述中央处理器通过PCIE总线接口0与所述交换芯片1连接，所述中央处理器通过PCIE总线接口1与所述交换芯片2连接。
进一步的，所述中央处理器通过DDR4内存总线接口0与DDR4内存条0连接，所述中央处理器通过DDR4内存总线接口1与DDR4内存条1连接。
进一步的，所述中央处理器通过IIC总线接口与EEPROM存储器、LM75温度传感器1和LM75温度传感器2连接。
进一步的，所述中央处理器通过Uart总线接口和SPI总线接口与所述可编程逻辑器件连接，所述可编程逻辑器件通过Uart总线与调试串口连接，所述可编程逻辑器件通过SPI总线与SPI存储芯片连接。
进一步的，所述中央处理器通过eMMC总线接口与eMMC存储芯片连接。
进一步的，所述交换芯片1包括PCIE总线接口0、HSS13总线接口、HSS12总线接口、HSS11总线接口、HSS10总线接口、CS00总线接口、CS01总线接口、CS10总线接口、CS11总线接口、HSS00总线接口、HSS01总线接口、HSS02总线接口和HSS03总线接口，所述交换芯片1通过HSS13总线接口和HSS12总线接口与高速连接器1连接，所述交换芯片1通过HSS11总线接口和HSS10总线接口与高速连接器2连接，所述交换芯片1通过CS00总线接口与高速连接器3连接，所述交换芯片1通过CS01总线接口与高速连接器4连接，所述交换芯片1通过CS10总线接口与高速连接器5连接，所述交换芯片1通过CS11总线接口与高速连接器6连接，所述交换芯片1通过HSS00总线接口和HSS01总线接口与高速连接器7连接，所述交换芯片1通过HSS02总线接口和HSS03总线接口与高速连接器8连接。
进一步的，其特征在于，所述交换芯片2包括PCIE总线接口1、HSS13总线接口、HSS12总线接口、HSS11总线接口、HSS10总线接口、CS00总线接口、CS01总线接口、CS10总线接口、CS11总线接口、HSS00总线接口、HSS01总线接口、HSS02总线接口和HSS03总线接口，所述交换芯片2通过HSS13总线接口和HSS12总线接口与高速连接器1连接，所述交换芯片2通过HSS11总线接口和HSS10总线接口与高速连接器2连接，所述交换芯片2通过CS00总线接口与高速连接器3连接，所述交换芯片2通过CS01总线接口与高速连接器4连接，所述交换芯片2通过CS10总线接口与高速连接器5连接，所述交换芯片2通过CS11总线接口与高速连接器6连接，所述交换芯片2通过HSS00总线接口和HSS01总线接口与高速连接器7连接，所述交换芯片2通过HSS02总线接口和HSS03总线接口与高速连接器8连接。
进一步的，所述高速连接器1、高速连接器2、高速连接器3、高速连接器4、高速连接器5、高速连接器6、高速连接器7和高速连接器8设置于背板连接器中。
提供一种交换机，所述交换机至少包括上述的主板。交换机其他的硬件结构不做具体限定。本实用新型提供的交换机具有一般交换机所具备的外壳、天线等相关必要硬件结构。
以上所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。通常在此处及附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他变化或替换，都属于本实用新型保护的范围。
Claims (9)
1.一种主板，其特征在于，所述主板包括中央处理器、可编程逻辑器件、交换芯片1、交换芯片2、背板连接器、电源模块和时钟模块，所述中央处理器包括DDR4内存总线接口0、DDR4内存总线接口1、IIC总线接口、Uart总线接口、SPI总线接口、eMMC总线接口、PCIE总线接口1和PCIE总线接口0，所述中央处理器通过PCIE总线接口0与所述交换芯片1连接，所述中央处理器通过PCIE总线接口1与所述交换芯片2连接。
2.根据权利要求1所述的主板，其特征在于，所述中央处理器通过DDR4内存总线接口0与DDR4内存条0连接，所述中央处理器通过DDR4内存总线接口1与DDR4内存条1连接。
3.根据权利要求1或2所述的主板，其特征在于，所述中央处理器通过IIC总线接口与EEPROM存储器、LM75温度传感器1和LM75温度传感器2连接。
4.根据权利要求3所述的主板，其特征在于，所述中央处理器通过Uart总线接口和SPI总线接口与所述可编程逻辑器件连接，所述可编程逻辑器件通过Uart总线与调试串口连接，所述可编程逻辑器件通过SPI总线与SPI存储芯片连接。
5.根据权利要求4所述的主板，其特征在于，所述中央处理器通过eMMC总线接口与eMMC存储芯片连接。
6.根据权利要求1或5所述的主板，其特征在于，所述交换芯片1包括PCIE总线接口0、HSS13总线接口、HSS12总线接口、HSS11总线接口、HSS10总线接口、CS00总线接口、CS01总线接口、CS10总线接口、CS11总线接口、HSS00总线接口、HSS01总线接口、HSS02总线接口和HSS03总线接口，所述交换芯片1通过HSS13总线接口和HSS12总线接口与高速连接器1连接，所述交换芯片1通过HSS11总线接口和HSS10总线接口与高速连接器2连接，所述交换芯片1通过CS00总线接口与高速连接器3连接，所述交换芯片1通过CS01总线接口与高速连接器4连接，所述交换芯片1通过CS10总线接口与高速连接器5连接，所述交换芯片1通过CS11总线接口与高速连接器6连接，所述交换芯片1通过HSS00总线接口和HSS01总线接口与高速连接器7连接，所述交换芯片1通过HSS02总线接口和HSS03总线接口与高速连接器8连接。
7.根据权利要求6所述的主板，其特征在于，所述交换芯片2包括PCIE总线接口1、HSS13总线接口、HSS12总线接口、HSS11总线接口、HSS10总线接口、CS00总线接口、CS01总线接口、CS10总线接口、CS11总线接口、HSS00总线接口、HSS01总线接口、HSS02总线接口和HSS03总线接口，所述交换芯片2通过HSS13总线接口和HSS12总线接口与高速连接器1连接，所述交换芯片2通过HSS11总线接口和HSS10总线接口与高速连接器2连接，所述交换芯片2通过CS00总线接口与高速连接器3连接，所述交换芯片2通过CS01总线接口与高速连接器4连接，所述交换芯片2通过CS10总线接口与高速连接器5连接，所述交换芯片2通过CS11总线接口与高速连接器6连接，所述交换芯片2通过HSS00总线接口和HSS01总线接口与高速连接器7连接，所述交换芯片2通过HSS02总线接口和HSS03总线接口与高速连接器8连接。
8.根据权利要求7所述的主板，其特征在于，所述高速连接器1、高速连接器2、高速连接器3、高速连接器4、高速连接器5、高速连接器6、高速连接器7和高速连接器8设置于背板连接器中。
9.一种交换机，其特征在于，包括如权利要求1～8任一项所述的主板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202222577695.2U CN217721225U (zh) | 2022-09-28 | 2022-09-28 | 一种主板及交换机 |
Applications Claiming Priority (1)
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| CN202222577695.2U CN217721225U (zh) | 2022-09-28 | 2022-09-28 | 一种主板及交换机 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN217721225U true CN217721225U (zh) | 2022-11-01 |
Family
ID=83784650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202222577695.2U Active CN217721225U (zh) | 2022-09-28 | 2022-09-28 | 一种主板及交换机 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN217721225U (zh) |
-
2022
- 2022-09-28 CN CN202222577695.2U patent/CN217721225U/zh active Active
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