CN217522855U - 一种主板及路由器 - Google Patents

Abstract

本实用新型提供了一种主板及路由器，所述主板包括中央处理器、交换芯片、可编程逻辑器件、电源模块和时钟模块，所述中央处理器通过SGMII总线接口和PCIE总线接口与所述交换芯片连接，所述中央处理器通过SPI总线接口和LPC总线接口与所述可编程逻辑器件CPLD连接。本实用新型具有以下优点：1、设计了外置度量芯片，在系统启动之前对SPIFlash内启动程序进行准确性度量，在设计上保证了系统不会被非法篡改；2、对外提供48个对外接口，可以满足接口数量要求高的实际应用场景。

Description

一种主板及路由器

技术领域

本实用新型涉及数据传输通信技术领域，特别涉及一种主板及路由器。

背景技术

随着云业务大规模的应用，大数据应用的深入，网络数据传输成为人们越来越深入关注的焦点，用户不仅需要网络传输数据的准确性、安全性和快速性，更需要网络传输的稳定性。路由器是网络传输中的核心设备，用户对路由设备提出了更高的要求，在目前网络数据传输中，必须确保路由器时时刻刻正常运行，由于路由器是整个网络的核心，如果路由器发生致命性的故障，将导致本地网络的瘫痪，如果是骨干路由器，影响的范围将更大，所造成的损失也是难以估计的。

传统路由器在系统启动过程中直接从内部SPIFlash读取启动程序，不会对启动程序进行准确性度量，若启动程序遭到非法篡改，系统无法主动感知。本实用新型硬件模块在设计中外置了度量芯片，在系统启动之前对SPIFlash内启动程序进行准确性度量，只有启动程序符合要求后才会正常启动。在硬件设计上保证了系统不会被非法篡改。

同时，传统路由器在使用过程中经常会面临外设接口数量无法满足具体使用需求的场景，本实用新型通过6片PHY芯片，向外提供48个对外接口，可以满足接口数量要求高的实际应用场景。

实用新型内容

本实用新型的目的在于提供一种主板及路由器，旨在满足网络数据传输对路由器性能的要求。

为了实现上述目的，本实用新型提供了一种主板，所述主板包括中央处理器、交换芯片、可编程逻辑器件、电源模块和时钟模块，所述中央处理器包括USB总线接口、Uart总线接口、PCIE0X1总线接口、SMI总线接口、DDR3 SDRAM总线接口、IIC0总线接口、IIC1总线接口、PCIE总线接口、SGMII总线接口和NAND Flash总线接口；所述中央处理器通过SGMII总线接口和PCIE总线接口与所述交换芯片连接，所述中央处理器通过SPI总线接口和LPC总线接口与所述可编程逻辑器件CPLD连接。

进一步的，所述中央处理器通过USB总线接口与USB2.0连接器连接，所述中央处理器通过Uart总线接口与串口芯片连接，所述串口芯片与RJ45串口连接，所述中央处理器通过PCIE0X1总线接口和SMI总线接口与网卡芯片连接，所述网卡芯片与RJ45千兆管理口连接。

进一步的，所述中央处理器通过DDR3 SDRAM总线接口与4片DDR3内存颗粒连接，所述中央处理器通过NAND Flash总线接口与NAND Flash存储芯片连接。

进一步的，所述中央处理器通过IIC0总线接口与风扇、EEPROM存储芯片和一次电源连接。

进一步的，所述中央处理器通过IIC1总线接口与RTC时钟芯片、SFP光模块、温感芯片1、温感芯片2、电压监控芯片和交换芯片。

进一步的，所述可编程逻辑器件通过SPI总线与模拟开关连接，所述模拟开关通过SPI总线与度量芯片和SPI Flash存储芯片连接，所述可编程逻辑器件与LED状态指示灯、FAN风扇、系统监控芯片和中断控制器连接。

进一步的，所述交换芯片通过HSS1总线接口分别与PHY芯片0、PHY芯片1和PHY芯片2连接，所述PHY芯片0、所述PHY芯片1和所述PHY芯片2分别与2*4网络变压器连接，所述2*4网络变压器与2*12RJ45千兆网口连接器连接。

进一步的，所述交换芯片通过HSS2总线接口分别与PHY芯片3、PHY芯片4和PHY芯片5连接，所述PHY芯片3、所述PHY芯片4和所述PHY芯片5分别与2*4网络变压器连接，所述2*4网络变压器与2*12RJ45千兆网口连接器连接。

进一步的，所述交换芯片通过HSS0总线接口与1*4万兆光连接器连接。

进一步的，所述路由器至少包括任意一项上述的主板。

相较于现有技术，本实用新型具有以下优点：1、设计了外置度量芯片，在系统启动之前对SPIFlash内启动程序进行准确性度量，在设计上保证了系统不会被非法篡改；2、对外提供48个对外接口，可以满足接口数量要求高的实际应用场景。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1本实用新型的主板逻辑结构图。

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

请参阅图1。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，遂图式中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

中央处理器作为整个系统的核心，实现系统管理，接口配置，协议报文处理等功能。中央处理器内置2个DDR3SDRAM控制器，其中DDR3内存控制器0外接4片DDR3颗粒，DDR3内存控制器1外接4片DDR3颗粒。

中央处理器支持支持1组PCIE总线接口，连接到交换芯片对交换芯片进行接口配置和控制信息传输。支持2组SGMII总线SGMII0和SGMII1，2组SGMII总线连接到交换芯片进行数据信号传输。

交换芯片支持2组QSGMII总线接口，4组SGMII总线接口，2组SMI总线接口，1组PCIE接口。其中PCIE接口连接到中央处理器进行控制信息传输。2组SGMII总线接口SGMII0和SGMII1连接到中央处理器进行数据信息传输。2组QSGMII总线接口QSGMII0和QSGMII1连接到PHY芯片1扩展8组MDI总线连接，通过网络变压器连接到前面板的2*4网口连接器上，SMI0总线负责对PHY芯片0的控制以及PHY芯片0的状态读取。2组SGMII总线接口SGMII2和SGMII3连接到PHY芯片2扩展2组MDI总线连接，通过网络变压器连接到前面板的2*1网口连接器上，SMI1总线负责对PHY芯片1的控制以及PHY芯片1的状态读取。

中央处理器的LocalBus总线接口通过LocalBus总线连接到可编程逻辑器件上，通过可编程逻辑器件转接为IIC总线，IIC总线连接RTC时钟芯片记录当前时间，连接EEPROM存储设备生产制造信息，连接2pcs温度传感器实现风扇转速调控，其中温度传感器1放到设备入风口，温度传感器2放到设备出风口。

中央处理器的Uart总线连接到前面板，扩展RJ45串口连接器。NAND总线连接NANDFlash存储芯片存储操作系统。SPI总线连接到SPIFlash存储芯片存储BIOS引导系统。USB2.0总线直接连接到前面板扩展USB接口。

系统使用DCDC电源模块生成5V、1.2V、3.3V、2.5V、1.8V、0.75V、1.25V等各芯片所需的电压，使用时钟模块生成25Mhz、125Mhz、50Mhz.24Mhz、32.768Khz各芯片所需的时钟。

本实用新型提供了一种主板，所述主板包括中央处理器、交换芯片、可编程逻辑器件、电源模块和时钟模块，所述中央处理器包括USB总线接口、Uart总线接口、PCIE0X1总线接口、SMI总线接口、DDR3 SDRAM总线接口、IIC0总线接口、IIC1总线接口、PCIE总线接口、SGMII总线接口和NAND Flash总线接口；所述中央处理器通过SGMII总线接口和PCIE总线接口与所述交换芯片连接，所述中央处理器通过SPI总线接口和LPC总线接口与所述可编程逻辑器件CPLD连接。

进一步的，所述中央处理器通过USB总线接口与USB2.0连接器连接，所述中央处理器通过Uart总线接口与串口芯片连接，所述串口芯片与RJ45串口连接，所述中央处理器通过PCIE0X1总线接口和SMI总线接口与网卡芯片连接，所述网卡芯片与RJ45千兆管理口连接。

进一步的，所述中央处理器通过DDR3 SDRAM总线接口与4片DDR3内存颗粒连接，所述中央处理器通过NAND Flash总线接口与NAND Flash存储芯片连接。

进一步的，所述中央处理器通过IIC0总线接口与风扇、EEPROM存储芯片和一次电源连接。

进一步的，所述中央处理器通过IIC1总线接口与RTC时钟芯片、SFP光模块、温感芯片1、温感芯片2、电压监控芯片和交换芯片。

进一步的，所述可编程逻辑器件通过SPI总线与模拟开关连接，所述模拟开关通过SPI总线与度量芯片和SPI Flash存储芯片连接，所述可编程逻辑器件与LED状态指示灯、FAN风扇、系统监控芯片和中断控制器连接。

进一步的，所述交换芯片通过HSS1总线接口分别与PHY芯片0、PHY芯片1和PHY芯片2连接，所述PHY芯片0、所述PHY芯片1和所述PHY芯片2分别与2*4网络变压器连接，所述2*4网络变压器与2*12RJ45千兆网口连接器连接。

进一步的，所述交换芯片通过HSS2总线接口分别与PHY芯片3、PHY芯片4和PHY芯片5连接，所述PHY芯片3、所述PHY芯片4和所述PHY芯片5分别与2*4网络变压器连接，所述2*4网络变压器与2*12RJ45千兆网口连接器连接。

进一步的，所述交换芯片通过HSS0总线接口与1*4万兆光连接器连接。

进一步的，所述路由器至少包括任意一项上述的主板。

提供一种路由器，所述路由器至少包括上述的主板。路由器其他的硬件结构不做具体限定。本实用新型提供的路由器具有一般路由器所具备的外壳、天线等相关必要硬件结构。

以上所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。通常在此处及附图中描述和示出的本实用新型实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施例。基于本实用新型的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他变化或替换，都属于本实用新型保护的范围。

Claims (10)

1.一种主板，其特征在于，所述主板包括中央处理器、交换芯片、可编程逻辑器件、电源模块和时钟模块，所述中央处理器包括USB总线接口、Uart总线接口、PCIE0X1总线接口、SMI总线接口、DDR3 SDRAM总线接口、IIC0总线接口、IIC1总线接口、PCIE总线接口、SGMII总线接口和NAND Flash总线接口；所述中央处理器通过SGMII总线接口和PCIE总线接口与所述交换芯片连接，所述中央处理器通过SPI总线接口和LPC总线接口与所述可编程逻辑器件CPLD连接。

2.根据权利要求1所述的主板，其特征在于，所述中央处理器通过USB总线接口与USB2.0连接器连接，所述中央处理器通过Uart总线接口与串口芯片连接，所述串口芯片与RJ45串口连接，所述中央处理器通过PCIE0X1总线接口和SMI总线接口与网卡芯片连接，所述网卡芯片与RJ45千兆管理口连接。

3.根据权利要求2所述的主板，其特征在于，所述中央处理器通过DDR3 SDRAM总线接口与4片DDR3内存颗粒连接，所述中央处理器通过NAND Flash总线接口与NAND Flash存储芯片连接。

4.根据权利要求3所述的主板，其特征在于，所述中央处理器通过IIC0总线接口与风扇、EEPROM存储芯片和一次电源连接。

5.根据权利要求4所述的主板，其特征在于，所述中央处理器通过IIC1总线接口与RTC时钟芯片、SFP光模块、温感芯片1、温感芯片2、电压监控芯片和交换芯片。

6.根据权利要求1或5所述的主板，其特征在于，所述可编程逻辑器件通过SPI总线与模拟开关连接，所述模拟开关通过SPI总线与度量芯片和SPI Flash存储芯片连接，所述可编程逻辑器件与LED状态指示灯、FAN风扇、系统监控芯片和中断控制器连接。

7.根据权利要求6所述的主板，其特征在于，所述交换芯片通过HSS1总线接口分别与PHY芯片0、PHY芯片1和PHY芯片2连接，所述PHY芯片0、所述PHY芯片1和所述PHY芯片2分别与2*4网络变压器连接，所述2*4网络变压器与2*12RJ45千兆网口连接器连接。

8.根据权利要求7所述的主板，其特征在于，所述交换芯片通过HSS2总线接口分别与PHY芯片3、PHY芯片4和PHY芯片5连接，所述PHY芯片3、所述PHY芯片4和所述PHY芯片5分别与2*4网络变压器连接，所述2*4网络变压器与2*12RJ45千兆网口连接器连接。

9.根据权利要求8所述的主板，其特征在于，所述交换芯片通过HSS0总线接口与1*4万兆光连接器连接。

10.一种路由器，其特征在于，包括如权利要求1～9任一项所述的主板。

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