CN217213013U - 芯片测试结构以及芯片测试系统 - Google Patents

Abstract

本申请公开了一种芯片测试结构以及芯片测试系统，芯片测试结构包括电路板、导线组以及连接端口。导线组安装于电路板，导线组包括第一线路、第二线路以及第三线路，第一线路的第一端与待测芯片的芯片信号接口点电连接，第二线路的第一端与第一线路的第二端电连接，第二线路的第二端与测试主机电连接，第三线路的第一端与第一线路的第二端电连接，第三线路的第二端与连接端口电连接，以使测试主机与待测芯片、测试主机与连接端口以及待测芯片与连接端口的连接线路中的阻抗与传输信号匹配；同时将待测芯片的芯片信号接口点引出至连接端口且与连接端口电连接，以保证待测芯片正常工作的前提下，便于测试设备通过连接端口与芯片信号接口点电连接。

Description

芯片测试结构以及芯片测试系统

技术领域

本申请涉及芯片测试技术领域，尤其涉及一种芯片测试结构以及芯片测试系统。

背景技术

目前，测试设备对通用闪存存储芯片的通讯信号进行测试和调试时，通常使用特定的测试板，待测芯片固定在测试板，且在测试板的表面预留与待测芯片电连接的芯片信号接口点。

利用预留的芯片信号接口点采用焊接式，通过信号线将测试信号传输至测试设备，为保证信号的传输质量，通过信号线将芯片信号接口点与SMA端口电连接，测试设备与SMA端口卡接，引出的信号线传输信号衰减严重以至于不能对高速信号进行抓取。

实用新型内容

本申请实施例提供一种芯片测试结构，能够有效解决信号线传输信号衰减严重以至于不能对高速信号抓取的问题。

第一方面，本申请实施例提供了一种芯片测试结构，芯片测试结构包括电路板、导线组以及连接端口。

导线组安装于电路板，导线组包括第一线路、第二线路以及第三线路，第一线路的第一端与待测芯片的芯片信号接口点电连接，第二线路的第一端与第一线路的第二端电连接，第二线路的第二端与测试主机电连接，测试主机用以传输工作信号至待测芯片，第三线路的第一端与第一线路的第二端电连接。

多个电阻，第一线路串联有第一电阻，第二线路串联有第二电阻，第三线路串联有第三电阻，第一电阻的阻值与第二电阻的阻值以及第三电阻的阻值相等。

连接端口用于连接对待测芯片进行信号测试的测试设备，连接端口安装于电路板，且连接端口与第三线路的第二端电连接。

在一些实施例中，芯片测试结构还包括用于固定待测芯片的卡槽，卡槽安装于电路板。

在一些实施例中，卡槽配置有与第一线路的第一端电连接的第一引脚，第一引脚与待测芯片的芯片信号接口点电连接。

在一些实施例中，第一引脚为探针。

在一些实施例中，卡槽还配置有用以对待测芯片进行调试的第二引脚，第二引脚与待测芯片电连接。

在一些实施例中，芯片测试结构还包括与待测芯片电连接的跳帽，跳帽与测试主机的电源部电连接。

在一些实施例中，导线组为多个，测试设备通过多个导线组与待测芯片的多个芯片信号接口点电连接，以对多个芯片信号接口点进行测试。

在一些实施例中，连接端口为多个，且与多个芯片信号接口点电连接，连接端口与芯片信号接口点一一对应。

在一些实施例中，连接端口包括SMP端口或SSMP端口或SMA端口。

第二方面，本申请实施例提供了一种芯片测试系统，包括上述的芯片测试结构。

基于本申请实施例中的芯片测试结构以及芯片测试系统，第一线路的第一端与待测芯片的芯片信号接口点电连接，第二线路的第一端与第一线路的第二端电连接，第二线路的第二端与测试主机电连接，第三线路的第一端与第一线路的第二端电连接，第三线路的第二端与连接端口电连接，以使测试主机与待测芯片、测试主机与连接端口以及待测芯片与连接端口的连接线路中的阻抗匹配，以保证待测芯片中的通讯信号传输的质量；同时连接端口与待测芯片的芯片信号接口点连接，将待测芯片的芯片信号接口点引出至连接端口，进而在保证芯片正常工作的前提下，便于测试设备通过连接端口与待测芯片连接。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请芯片测试结构的结构示意图；

图2为图1中A处的结构示意图；

图3为Y形电阻接法与△形电阻接法等效转换的示意图；

图4为芯片测试结构与测试主机装配的结构示意图。

附图标记：

10、电路板；

20、导线组；21、第一线路；22、第二线路；23、第三线路；

30、待测芯片；31、芯片信号接口点；

40、测试主机；

50、连接端口；

60、卡槽；61、第一引脚；62、第二引脚；

70、跳帽。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

请参照图1，本申请提供了一种芯片测试结构，包括电路板10、导线组20以及连接端口50。

请参照图1-3，导线组20包括第一线路21、第二线路22以及第三线路23，第二线路22的第一端与第一线路21的第二端电连接，第三线路23的第一端与第一线路21的第二端电连接，以使第一线路21、第二线路22以及第三线路23使用三通式电阻接法，具体地，三通式电阻接法可为Y形电阻接法或是T形电阻接法，在线路连接关系确定的情况下，线路排布的形状不做具体限定，可根据实际情况进行排布。

第一线路21的第一端A与待测芯片电连接，第二线路22的第二端B与测试主机40电连接，测试主机40用以提供工作信号给待测芯片30，第三线路23的第一端与第一线路21的第二端电连接，第三线路23的第二端C与连接端口50，连接端口50安装于电路板10，用于连接对待测芯片30进行信号测试或者协议分析的测试设备。

第一线路21、第二线路22以及第三线路23使用Y形电阻接法，使测试主机40与待测芯片30、测试主机40与连接端口50以及待测芯片30与连接端口50的连接线路中的阻抗匹配，以保证待测芯片30中的通讯信号传输的质量；同时连接端口50与待测芯片30的芯片信号接口点31连接，将待测芯片30的芯片信号接口点31引出至连接端口50，进而在保证传输信号的质量的前提下，便于测试设备通过连接端口50与待测芯片30连接。

同时第一线路21、第二线路22以及第三线路23上串联有阻值相等的电阻R1＝R2＝R3，以使第一线路21、第二线路22以及第三线路23上的传输阻抗相匹配。

在本申请实施例中，导线组20集成于电路板10内，节省导线排布空间，进一步可缩小芯片测试结构的体积，进而在较小的空间内可对待测芯片30进行测试。

请参照图3，在本申请实施例中，第一线路21、第二线路22以及第三线路23采用Y形电阻接法且每条线路上串联有阻值为16.7欧姆的电阻，即是R1＝R2＝R3＝16.7欧姆。

根据Y形电阻接法与△形电阻接法的阻值等效换算的公式：

其中，R1＝R2＝R3＝16.7Ω，第一线路21的第一端与第二线路22的第二端之间的等效阻值记为R12，第二线路22第二端与第三线路23的第二端之间的等效阻值记为R23，第一线路21的第一端与第三线路23的第二端之间的等效阻值记为R31，则有：

可以得出，R12＝R23＝R31＝50.1欧姆，也即是测试主机40通过第一线路21以及第二线路22与待测芯片30连接，第一线路21与第二线路22电连接的等效线路AB的阻抗为50.1欧姆，测试主机40通过第二线路22以及第三线路23与连接端口50连接，第二线路22与第三线路23电连接的等效线路BC的阻抗为50.1欧姆，待测芯片30通过第一线路21以及第三线路23与连接端口50连接，第一线路21与第三线路23电连接的等效线路AC的阻抗为50.1欧姆，也即是线路AB、BC以及AC上的等效阻抗相等且为50.1欧姆。

请参照图4，测试主机40、待测芯片30以及连接端口50中两者线路连接的线路上的阻抗都可保持在50欧姆附近，进而可较好地保证高速信号在测试主机40与待测信号、测试主机40与连接端口50以及待测芯片30与连接端口50之间的传输质量。

在本申请实施例中，测试主机40对UFS(通用闪存存储)待测芯片30进行测试，待测芯片30的通讯信号传输速率高达11.6Gbps，测试主机40与待测芯片30、测试主机40与连接端口50以及待测芯片30与连接端口50之间的传输阻抗需保持在50欧姆附近，以使与连接端口50电连接的测试设备(测试设备终端匹配阻抗也是50欧姆)在抓住11.6Gbps高速信号进行信号测试或是协议测试的同时，也不影响测试主机40与待测芯片30之间，在11.6Gbps高速模式下通讯讯号的传输(亦即待测芯片保持高速模式下能正常工作)，这样可以对待测芯片30在高速传输模式下的所有传输信号进行信号测试或协议分析，以便于识别出不符合标准的通讯信号，或者分析待测芯片当前的协议层的工作行为。

需要注意的是，本申请中是对UFS(通用闪存存储)的芯片的传输信号进行测试，每一信号传输线路上的阻抗保持在50欧姆范围，可保证信号传输的质量，以便与连接端口50连接的测试设备可对UFS(通用闪存存储)的芯片工作时的高速传输信号进行抓取，以便对待测芯片30运行时的高速信号进行测试并分析芯片协议层的工作行为。

在一些实施例中，需要根据待测芯片30所要测试信号的性质，以及测试信号的速度范围，将传输的测试信号的线路上的阻抗进行调整，以便于与第三线路23的第二端连接的连接端口50的测试设备，能够抓取高速信号以及低速信号。

在本申请实施例中，Y形电阻接法的第一线路21、第二线路22以及第三线路23可保证在相同阻抗的情况下，缩短信号传输距离，可保证测试信号的质量，便于测试设备对测试信号的高速信号以及低速信号进行抓取，使测试设备对待测信号传输的信号进行测试。

请参照图4，待测芯片30的底部设置有多个芯片信号接口点31，芯片信号接口点可为锡球信号引脚，用于传输不同的功能信号，与之匹配的导线组20需要设置为多组且与待测芯片30上的芯片信号接口点31的数量一一对应，以便传输工作信号至待测芯片30，同时便于第三线路23的与测试设备电连接，以对待测芯片30进行信号测试。第一线路21的第一端A与待测芯片30的芯片信号接口点31连接位置设置有卡槽60，卡槽60固定安装在电路板10上，同时卡槽60配置有与第一线路21的第一端电连接的第一引脚61，第一引脚61可为探针，待测芯片30放置在卡槽60内时，探针与待测芯片30的锡球信号引脚抵触以实现电连接，同时探针带有弹性，探针与锡球信号引脚可较为稳定地接触，以保证信号传输的完整性以及稳定性。同时待测芯片30可拆卸地安装在卡槽60内，便于对多个待测芯片30进行测试，进而可提高待测芯片30的测试效率。

请参照图4，在一些实施例中，卡槽60的大小以及卡槽60内的第一引脚61的位置，需根据待测芯片30的大小，以及待测芯片30放置在卡槽60内时，待测芯片30上的芯片信号接口点31的位置进行设置。

同时卡槽60配置有用以对待测芯片30的其它信号进行调试的第二引脚62，第二引脚62与待测芯片30电连接，第二引脚62也可为探针，调试设备通过第二引脚62与待测芯片30电连接，同时探针带有弹性，探针与调试设备上的接触点可较为稳定地接触，以保证信号传输的完整性以及稳定性。同时第二引脚62的位置可根据待测芯片30上的调试芯片信号接口点31的位置进行设置。第二引脚62与电路板上的测试线路电连接，测试线路连接到测试端口50，测试设备检测到待测芯片30的信号存在问题时，调试设备对待测芯片30进行调试，以使测试设备检测到的待测芯片30的信号正常。电路板上还具有排针测试接口，第二引脚通过电路板上的信号线与电路板上的排针测试接口电连接，以便测试设备通过排针测试接口对待测芯片进行测试。

在一些实施例中，待测芯片上还设置有VSF(Vendor Specific command format，VSF)引脚、Nand Flash(资料储存型闪存)引脚以及其他的功能性引脚，以供测试设备对待测芯片内的传输信号进行测试或是调试。

在一些实施例中，卡槽60上还可以设置有其他的功能引脚，且与待测芯片30上的对应的除了芯片信号接口点31电连接，以便于对待测芯片30的其他功能进行测试，且可通过对应的调试芯片信号接口点31进行调试。

在本申请中，电路板10的一侧通过第二线路22的第二端与测试主机40连接，电路板10远离测试主机40的一侧设置有卡槽60，即是在电路板10与测试主机40连接时，卡槽60位于电路板10远离测试主机40的一侧，进而便于对卡槽60内的待测芯片30进行替换。

请参照图1，在本申请实施例中，第三线路23的第二端与连接端口50电连接，连接端口50用于连接对待测芯片30进行信号测试的测试设备，连接端口50安装于所述电路板10。UFS(通用闪存存储)配置有9路信号(2路TX+信号、2路TX-信号、2路RX+信号、2路RX-信号以及1路CLK信号)，且通过Y形电阻接法引出到连接端口50，测试设备通过连接端口50与待测芯片30电连接，以对UFS(通用闪存存储)配置的9路信号进行测试。

9路信号包括测试主机40传输至待测芯片30的输入信号，以及待测芯片30传输至测试主机40的输出信号，测试设备通过连接端口50接收到待测芯片30的输入信号以及输出信号，并对输入信号以及输出信号进行传输信号质量或者传输协议分析，以判断待测芯片30的通讯信号的传输状况。

在一些实施例中，连接端口50的数量与待测芯片30上的芯片信号接口点31数量一致，以将芯片信号接口点31通过第三线路23引出，便于测试设备插接到连接端口50与待测芯片30连接，同时也可满足测试设备与待测芯片30上的所有的芯片信号接口点31电连接。

连接端口50可为SMP(Subminiature Push-On connector，微型推入型同轴连接器)端口或者SSMP(Small SMP，比SMP更小一号的连接器)端口或者SMA(Subminiatureversion A connector，A版微型同轴连接器)端口，便于示波器或者协议分析仪等测试设备与连接端口50卡接，进而可提高测试效率。在一些实施例中，连接端口50也可为本领域技术人员所熟知的其他类型的接口，便于对应测试设备连接即可。

测试设备包括示波器或者协议分析仪等，可较为容易地通过连接端口50与待测芯片30上的芯片信号接口芯片信号接口点31连接，以便示波器或者协议分析仪对UFS(通用闪存存储)工作时的信号。

测试主机40与待测芯片30的电连接的电源路径上还设置有跳帽70，便于对UFS(通用闪存存储)工作时，电源路径上VCC/VCCQ/VCCQ2(输入电压的名称)的电压和电流进行测量。

第二方面，本申请提供了一种包括上述的芯片测试结构的芯片测试系统，连接端口50将待测芯片30上的芯片信号接口芯片信号接口点31引出，可满足示波器或者协议分析仪等测试设备可同时与待测芯片30上的多个较为密集的芯片信号接口点31连接，以对待测芯片30的工作信号进行测试。

本实施例的附图中相同或相似的标号对应相同或相似的部件；在本申请的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种芯片测试结构，其特征在于，包括：

电路板；

导线组，所述导线组安装于所述电路板，所述导线组包括第一线路、第二线路以及第三线路，所述第一线路的第一端与待测芯片的芯片信号接口点电连接，所述第二线路的第一端与所述第一线路的第二端电连接，所述第二线路的第二端与测试主机电连接，所述测试主机用以传输工作信号至所述待测芯片，所述第三线路的第一端与所述第一线路的第二端电连接；

多个电阻，所述第一线路串联有第一电阻，所述第二线路串联有第二电阻，所述第三线路串联有第三电阻，所述第一电阻的阻值与所述第二电阻的阻值以及所述第三电阻的阻值相等；

连接端口，用于连接对所述待测芯片进行信号测试的测试设备，所述连接端口安装于所述电路板，且所述连接端口与所述第三线路的第二端电连接。

2.根据权利要求1所述的芯片测试结构，其特征在于，所述芯片测试结构还包括用于固定所述待测芯片的卡槽，所述卡槽安装于所述电路板。

3.根据权利要求2所述的芯片测试结构，其特征在于，所述卡槽配置有与所述第一线路的第一端电连接的第一引脚，所述第一引脚与所述待测芯片的芯片信号接口点电连接。

4.根据权利要求3所述的芯片测试结构，其特征在于，所述第一引脚为探针。

5.根据权利要求2所述的芯片测试结构，其特征在于，所述卡槽还配置有用以对所述待测芯片进行调试的第二引脚，所述第二引脚与所述待测芯片电连接。

6.根据权利要求1所述的芯片测试结构，其特征在于，所述芯片测试结构还包括与所述待测芯片电连接的跳帽，所述跳帽与所述测试主机的电源部电连接。

7.根据权利要求1所述的芯片测试结构，其特征在于，所述导线组为多个，所述测试设备通过多个所述导线组与所述待测芯片的多个芯片信号接口点电连接，以对多个所述芯片信号接口点进行测试。

8.根据权利要求7所述的芯片测试结构，其特征在于，所述连接端口为多个，且与多个所述芯片信号接口点电连接，所述连接端口与所述芯片信号接口点一一对应。

9.根据权利要求1所述的芯片测试结构，其特征在于，

所述连接端口包括SMP端口或SSMP端口或SMA端口。

10.一种芯片测试系统，其特征在于，包括：

权利要求1至9任一项所述的芯片测试结构。

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