CN216719940U - 一种用于FinFET工艺中监测Fin间距飘移的电学测试结构 - Google Patents

Abstract

本实用新型公开了一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，所述电学测试结构形成有至少两根Fin，其中一根为非待测Fin记为Fin₀，在剩下的Fin中选择至少一根为待测Fin记为Fin_n；Fin_n和Fin₀平行排列，Fin_n与Fin₀之间具有一定距离，构成第一间距；其中，n为正整数；至少一个第一连接部记为Link_A、至少一个第二连接部记为Link_B；Link_A与Fin_n电连接，Link_B与Fin₀电连接。本实用新型提供的电学测试结构简单、易于制造，适用于FinFET工艺生产过程中，对Fin制造过程中产生的间距飘移（Pitch Walking）问题进行监控，可以及时发现工艺生产缺陷并有效修正半导体生产过程，提高产品的成品率。

Description

一种用于FinFET工艺中监测Fin间距飘移的电学测试结构

技术领域

本实用新型涉及半导体器件测试技术领域，特别涉及一种用于FinFET工艺中监测Fin间距飘移（Fin Pitch Walking）的电学测试结构。

背景技术

随着大规模集成电路工艺技术的不断发展，电路的集成度不断提高，当工艺技术节点小于28nm之后，出现了传统平面MOS器件因性能急剧退化而被三维鳍式场效应晶体管（FinFET）逐渐替代的趋势。与平面晶体管相比，FinFET一般包括半导体衬底、氧化层和栅极结构，半导体衬底上形成有凸出结构，氧化层覆盖半导体衬底的表面以及凸出结构侧壁的一部分，凸出结构超出氧化层的部分成为FinFET的鳍（Fin），栅极结构横跨在鳍上并覆盖鳍的顶部和侧壁，栅极结构包括栅介质层和位于栅介质层上的栅电极。对于FinFET，鳍的顶部以及两侧的侧壁与栅极结构相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。

FinFET工艺中最关键的步骤为Fin的制备，为了增加半导体器件的集成密度，现有技术中采用自对准双重图形技术（SADP，Self-aligned Double Patterning）和自对准四重图形技术（SAQP，Self-aligned Quadruple Patterning）等工艺方法来制备Fin。当FinFET工艺技术节点进入7纳米以下后，SAQP技术取代了SADP技术，工艺复杂程度也相应地增加了至少一倍。在SAQP技术中，一根Mandrel（芯轴）沉积2个Spacer（侧墙）1，2个Spacer1沉积4个Spacer2，最后经过图形转移可制得4根Fin（鳍）。在自对准双重图形技术中，Fin之间的距离分别受Mandrel的宽度和Spacer之间的距离控制。在自对准四重图形技术中，Fin之间的距离分别受Mandrel的宽度、Mandrel之间的距离和Spacer的宽度控制。如果这些变量控制不准确，Fin之间的距离不一致，就会导致Pitch Walking（间距飘移）的问题。

目前检测Pitch Walking问题的方法主要有两种：一种是光学量测，是通过光学手段直接量测不同Fin之间的距离，寻找异常点，这种检测方法速度慢，效率低，所取样本量少，而且依赖测量区域的选择，容易受随机波动的影响；另一种是晶体管性能测试，通过量测大量晶体管的性能，在晶体管性能发生退化时，再去切片观测Fin之间的距离是否有异常，这种方法检测时间长，同时由于影响晶体管性能的因素较多，不能确定其异常是否是由Pitch Walking引起。

实用新型内容

鉴于以上所述现有技术的全部或部分不足，本实用新型的目的在于：提供一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，本实用新型提供的电学测试结构简单、易于制造，其测试方法适用于FinFET工艺生产过程中，对Fin制造过程中产生的间距飘移（Pitch Walking）问题进行监控，可以及时发现工艺生产缺陷并有效修正半导体生产过程，提高产品的成品率。

为实现上述实用新型目的，本实用新型提供以下技术方案：

本实用新型提供了一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，形成有：至少两根Fin，其中一根为非待测Fin记为Fin₀，在剩下的Fin中选择至少一根为待测Fin记为Fin_n；Fin_n和Fin₀平行排列，Fin_n与Fin₀之间具有一定距离，构成第一间距；其中，n为正整数；至少一个第一连接部记为Link_A、至少一个第二连接部记为Link_ B；Link_A与Fin_n电连接，Link_ B与Fin₀电连接。

定义所述Fin延伸方向为水平方向，垂直于所述Fin延伸方向为垂直方向，Fin_n和Fin₀沿垂直方向依次平行排列，当存在多根待测Fin时，多根待测Fin均位于Fin₀垂直方向的上方，沿垂直方向从下往上排列的第一根待测Fin记为Fin₁，Fin₀位于所述Fin₁垂直方向的下方。Link_A与Fin₁电连接，Link_ B与Fin₀电连接。定义Fin_n位于Fin₀上方，所述第二连接部横跨在Fin₀上，位于Fin₀上方的一端记为终端，根据Link_ B的位置，可以分为以下三种情况：

（1）当Link_ B终端移动至Fin₁处，且恰好与Fin₁相连时，Link_A和Link_ B通过Fin₁导通，在进行电学测试时，能够获得理想的电性参数值；

（2）当Link_ B终端移动至Fin₁的上方并与Fin₁相连时，Link_A和Link_ B通过Fin₁导通，在进行电学测试时，能够获得理想的电性参数值；

（3）当Link_ B终端移动至Fin₁的下方，不与Fin₁相连时，Link_A和Link_ B无法通过Fin₁导通，在进行电学测试时，不能获得理想的电性参数值。

为了便于描述，假设Link_ B的位置与初始位置（例如Fin₀下端即Fin₀上远离Fin_n的一端）之间的偏移量为标准间距，可通过判断Link_ B与Link_ A是否导通，来预估间距飘移是否存在。至少在Link_ B与Link_ A无法导通时，可知存在间距飘移，即所述第一间距大于标准间距。本实用新型提供的电学测试结构至少可以用于测试一个或多个待测Fin在生产过程中是否产生间距飘移。

所述标准间距可以是相邻Fin之间的标准间距，当然根据实际需要也可以指不相邻的Fin与Fin之间的标准间距，可根据不同的情况进行特殊设置。相邻或不相邻Fin之间的标准间距可根据工艺需要进行相应调整。

文中的“上方”、“下方”仅为描述方便，并不作为对本实用新型的限定。

在一些技术方案中，所述第二连接部至少为两个，记为Link_1_B和Link_2_B；Link_ A与Fin₀、Fin_n电连接，Link_1_B和Link_2_B均与Fin₀电连接，定义Fin_n位于Fin₀上方，所述第二连接部横跨在Fin₀上，位于Fin₀上方的一端记为终端，Link_1_B和Link_2_B的终端与Fin₀上远离Fin_n的一端之间的垂直距离不同。且两个第二连接部终端之间的垂直距离可以为预设的标准间距。当设置至少两个第二连接部时，其中一个第二连接部可以确定起始位置A，另一个第二连接部可以确定终点位置B，两个第二连接部终端之间的垂直距离即Link_2_B的偏移量S。为了便于描述，假设Link_1_B终端移动至Fin₀下端处，且恰好与Fin₀相连时，若Link_2_B与Link_ A无法通过Fin_n导通，可判断存在间距飘移。

在一些技术方案中，所述待测Fin至少为两根，记为Fin₁和Fin₂，Fin₀、Fin₁、Fin₂依次平行排列，Fin₀与Fin₁之间的距离为所述第一间距，Fin₁与Fin₂之间具有一定距离，构成第二间距；所述第二连接部至少为两个，记为Link_1_B和Link_2_B；Link_ A与Fin₁、Fin₂电连接，Link_1_B和Link_2_B均与Fin₀电连接，定义Fin₁位于Fin₀上方，所述第二连接部横跨在Fin₀上，位于Fin₀上方的一端记为终端，Link_1_B和Link_2_B的终端与Fin₀上远离Fin_n的一端之间的垂直距离不同。且两个第二连接部终端之间的垂直距离可以为预设的标准间距。当所述待测Fin为两根时，对应存在两个待测间距，Fin₀与Fin₁之间为第一间距，Fin₁与Fin₂之间为第二间距。

为了便于描述，假设Link_1_ B的位置与初始位置（例如Fin₀下端）之间的偏移量为标准间距，可通过判断Link_ 1_ B与Link_ A是否导通，来评估Fin₁是否存在间距飘移，通过判断Link_ 2_ B与Link_ A是否导通，来评估是否存在间距飘移。若Link_ 1_ B与Link_ A未导通，可知第一间距小于标准间距；若Link_ 2_ B与Link_ A未导通，Link_ 1_ B与Link_ A导通，可知第二间距小于标准间距。

在一些技术方案中，所述第二连接部至少为三个，记为Link_1_B、Link_2_B和Link_3_B；Link_ A与Fin₀、Fin₁、Fin₂电连接，Link_1_B、Link_2_B、Link_3_B均与Fin₀电连接，Link_1_B、Link_2_B、Link_3_B的终端与Fin₀上远离Fin_n的一端之间的垂直距离均不同。且两两终端之间的垂直距离可以为预设的标准间距。为了便于描述，假设Link_1_B终端移动至Fin₀下端处，且恰好与Fin₀相连时，若Link_ 2_ B与Link_ A未导通，可知第一间距小于标准间距；若Link_ 3_ B与Link_ A未导通，Link_ 3_ B与Link_ A导通，可知第二间距小于标准间距。

在一些技术方案中，所述电学测试结构为一个电学测试单元，所述电学测试单元包括Link_ A、Link_1_B、Link_2_B、Link_3_B。Link_1_B、Link_2_B、Link_3_B的终端与Fin₀下端之间的垂直距离均不同，且两两终端之间的垂直距离可以为预设的标准间距，利用一个电学测试单元即可完成电学测试。

在另一些技术方案中，所述电学测试结构包括至少三个电学测试单元，第一个所述电学测试单元包括Link_ A、Link_1_B，第二个所述电学测试单元包括Link_ A、Link_2_B，第三个所述电学测试单元包括Link_ A、Link_3_B。

在另一些技术方案中，所述电学测试结构包括至少三个电学测试单元，每个所述电学测试单元包括至少三个所述第一连接部记为Link_1_A、Link_2_A、Link_3_A、至少一个所述第二连接部；Link_1_A连接Fin₀、Fin₁和Fin₂，Link_2_A连接Fin₁和Fin₂，Link_3_A连接Fin₂；第一个所述电学测试单元包括Link_1_B，第二个所述电学测试单元包括Link_2_B，第三个所述电学测试单元包括Link_3_B。

在一些技术方案中，不同的所述电学测试单元可以共用部分或全部的所述第一连接部。当所述电学测试结构中存在多个所述电学测试单元时，需要对多个所述电学测试单元分别进行测试，其中，不同的所述电学测试单元中的所述第二连接部的位置不完全相同，而所述第一连接部的位置可能相同，在这种情况下，当不同所述电学测试单元中的第二连接部位置相同时，可以选择共用第一连接部。

在一些技术方案中，与相同的Fin_n和/或Fin₀连接的所述第一连接部和/或所述第二连接部为两个以上。第一连接部和第二连接部与Fin连接时，可能由于连接的偏差，或工艺本身造成的偏差，第一连接部与第二连接部未能精确地与Fin相连，设置两个以上的第一连接部和/或第二连接部可以减少由此产生的测试结果误差。

在一些技术方案中，采用刻蚀工艺对Fin进行全部或局部刻蚀，以实现Link_A、Link_ B连接相应的Fin_n和/或Fin₀。可以使所述第一连接部和所述第二连接部与相应的Fin形成理想的通路。

在一些技术方案中，还包括引出结构，Link_A和/或Link_ B连接有所述引出结构，所述引出结构与Link_A和/或Link_ B之间通过连接结构相连。所述引出结构可以便于对所述第一连接部和所述第二连接部施加电压或电流。

在一些技术方案中，Link_A和Link_ B位于M0层，所述引出结构位于金属层。具体地，所述连接结构可以是在通孔内填充金属介质，以实现第一连接部、第二连接部与引出结构的连接。

Link_A和/或Link_ B垂直于所述Fin延伸方向。

本实用新型还提供一种用于FinFET工艺中监测Fin间距飘移的测试方法，采用上述方案中的任意一个电学测试结构，其测试方法包括以下步骤：

S101：预设起始位置A、终点位置B，定义Fin_n位于Fin₀上方，所述第二连接部横跨在Fin₀上，位于Fin₀上方的一端记为终端，Link_ B的终端设定在B处，A与B之间的垂直距离即Link_ B的偏移量S；

S102：对Link_A和Link_ B施加电流和/或电压，对所述电学测试结构进行电学测试，获得相应的电性参数值；

S103：根据获得的电性参数值，判断Link_ B是否与Fin_n相连，从而评估间距飘移。

在一些技术方案中，所采用的电学测试结构包括至少两个所述第二连接部记为Link_1_B和Link_2_B；在S101中，Link_1_B的终端设定在A处，Link_2_B的终端设定在B处，A与B之间的垂直距离为S₀，S₀为预设基准偏移值。S₀可以根据实际需要进行设置。

进一步地，所采用的电学测试结构包括至少三个所述第二连接部记为Link_1_B、Link_2_B和Link_3_B、至少两根所述待测Fin记为Fin₁和Fin₂；Fin₀、Fin₁、Fin₂依次平行排列；Link_A与Fin₀、Fin₁和Fin₂电连接；在S101中，Link_1_B的终端设定在A处，Link_2_B的终端设定在B处，Link_3_B的终端设定在C处，A与B之间的垂直距离为S₀，B与C之间的垂直距离为S₀，A与C之间的垂直距离为2S₀。

在一些技术方案中，所述初始位置A为Fin₀上远离Fin_n的一端所在位置。当然也可以根据对Fin与Fin之间间距的具体测量标准进行相应的调整。

在一些技术方案中，所述预设基准偏移值S₀为Fin与Fin之间的标准间距。具体地，标准间距可以是相邻Fin之间的标准间距，也可以是不相邻的Fin之间的标准间距。

在一些技术方案中，所采用的电学测试结构包括至少三个电学测试单元，第一个所述电学测试单元包括Link_ A、Link_1_B，第二个所述电学测试单元包括Link_ A、Link_2_B，第三个所述电学测试单元包括Link_ A、Link_3_B；至少三个所述电学测试单元的Link_A均与Fin₀、Fin₁和Fin₂电连接；对Link_A与Link_1_B两端、Link_A与Link_2_B两端、Link_A与Link_3_B两端分别施加电流，测量电压，计算电阻值；得到电阻值随偏移量S变化的曲线，寻找电阻值的突变点，于电阻值的突变点处获知相应的目标第二连接部记为Link_target_ B及其偏移量S_i；其中，i为正整数，i≤n；比较不同的Link_ target_ B之间的偏移量S_i差值，以评估间距飘移严重程度。

在另一些技术方案中，所述电学测试结构包括至少三个电学测试单元，每个所述电学测试单元均包括至少三个所述第一连接部记为Pin1、Pin2、Pin3；第一个所述电学测试单元包括Link_1_B，第二个所述电学测试单元包括Link_2_B，第三个所述电学测试单元包括Link_3_B；在Pin1与Link_1_B两端、Pin1与Link_2_B两端、Pin1与Link_3_B两端施加电压；在Pin2与Link_1_B两端、Pin2与Link_2_B两端、Pin2与Link_3_B两端施加电压；在Pin3与Link_1_B两端、Pin3与Link_2_B两端、Pin3与Link_3_B两端施加电压；分别测量漏电流，获得电流值，得到相应的电流值随偏移量S变化的曲线M_j，j为正整数；寻找曲线M_j上电流值的突变点，于电流值的突变点处获知相应的目标第二连接部记为Link_ target_ B及其偏移量S_i；其中，i为正整数，i≤n；比较不同的Link_ target_ B之间的偏移量S_i差值，以评估间距飘移严重程度。

与现有技术相比，本实用新型至少具有以下有益效果：

本实用新型通过第一连接部和第二连接部形成电学测试结构，对Fin之间的间距进行测试，以评估Fin间距偏移，其电学测试结构简单、易于制造。本实用新型提供的用于监测Fin间距飘移的电学测试结构和方法适用于FinFET工艺生产过程中，对Fin制造过程中产生的间距飘移（Pitch Walking）问题进行监控，可以及时发现工艺生产缺陷并有效修正半导体生产过程，提高产品的成品率。

附图说明

为了更清楚地说明本实用新型具体实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例1中的电学测试结构的示意图；

图2是本实用新型实施例1中的电学测试后绘制的电阻与偏移量S的曲线图；

图3是本实用新型实施例2中的电学测试结构的示意图；

图4是本实用新型实施例2中的电学测试后绘制的电流与偏移量S的曲线图。

附图标记：1-第一连接部；2-第二连接部；3-引出结构；4-连接结构；5-芯轴；31-第一引出结构；32-第二引出结构；33-第三引出结构；34-第四引出结构。

图1和图3中的S表示第二连接部的终端与Fin₀下端之间的垂直距离或第二连接部的偏移量。

图2和图4中的“三根鳍”是指第二连接部横跨并连接三根Fin的情况，“两根鳍”是指第二连接部横跨并连接两根Fin的情况，“一根鳍”是指第二连接部横跨并连接一根Fin的情况。

具体实施方式

下面将对本实用新型具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。以下实施例中涉及到的起始位置、终点位置、偏移量等参数的定义根据实施例中具体应用的情况进行理解，而不局限于与上述实用新型内容一一对应。

实施例1

本实用新型的一个实施例中提供了一种用于FinFET工艺中监测Fin间距飘移（FinPitch Walking）的电学测试结构及其测试方法。

如图1所示，形成有四个芯轴5、分布于四个芯轴5两侧的八根Fin。定义Fin延伸方向为水平方向，垂直于Fin延伸方向为垂直方向，Fin沿垂直方向依次平行排列。此处所述的垂直方向和水平方向仅为便于技术方案的描述，并不作为对本实用新型的限定；同样，相应的芯轴5和Fin的个数仅为描述方便的实例，不能理解为对本实用新型保护范围的限定。

在本实施例中，对沿垂直方向从下往上的前三根Fin、第一个芯轴5、第二个芯轴5的下半部分进行刻蚀，沿垂直方向从下往上的第四根Fin为非待测Fin（记作Fin₀），第五根Fin为第一根待测Fin（记为Fin₁），第六根Fin为第二根待测Fin（记为Fin₂）。Fin₀、Fin₁之间形成第一间距、Fin₁、Fin₂之间形成第二间距。需要说明的是，在其他实施例中可以根据实际情况来确定或评估待测Fin的根数。在其他实施例中，也可以选择将其他的Fin作为待测Fin或非待测Fin。

电学测试结构包括至少三个电学测试单元（图1中仅示出其中一个电学测试单元），每一个电学测试单元包括至少一个第一连接部1、至少一个第二连接部2和至少四个引出结构，第一连接部1和第二连接部2均垂直于Fin延伸方向。在图1中仅显示了一个电学测试单元的一个第一连接部1、一个第二连接部2和四个引出结构。将第一个电学测试单元的第二连接部2记为Link_1_B，第二个电学测试单元的第二连接部2记为Link_2_B，第三个电学测试单元的第二连接部2记为Link_3_B。Link_1_B、Link_2_B、Link_3_B的终端与Fin₀下端之间的垂直距离均不同，且两两终端之间的垂直距离为预设的标准间距。定义Fin₁位于Fin₀上方，所述第二连接部横跨在Fin₀上，位于Fin₀上方的一端记为终端，Fin₀下端是指Fin₀上远离Fin₁的一端。

在FinFET工艺中，形成有金属层，在M0层即第一金属层形成有第一连接部1，在金属层形成有第二连接部2，第一连接部1和第二连接部2通过连接结构4与引出结构相连。具体地，在本实施例中，连接结构4可以是形成通孔后，在通孔内填充金属介质，以实现第一连接部1和第二连接部2与引出结构3的连接。

为了描述方便，下面仅以三个电学测试单元为例阐述本实施例的原理，而本实施例在实际实施过程中并不限定仅采用三个电学测试单元，通常采用N个电学测试单元，其中N为不小于3的正整数。以下均为理想情况的设置：如图1所示，第一个电学测试单元的第一连接部1即Link_A横跨并连接Fin₀、Fin₁、Fin₂，Link_1_B连接Fin₀，Link_1_B的终端与Fin₀下端之间的垂直距离记为S₁。第二个电学测试单元的第一连接部1即Link_A横跨并连接Fin₀、Fin₁、Fin₂，Link_2_B横跨并连接Fin₀、Fin₁，Link_2_B的终端与Fin₀的下端之间的垂直距离记为S₂。第三个电学测试单元的第一连接部1即Link_A横跨并连接Fin₀、Fin₁、Fin₂，Link_3_B横跨并连接Fin₀、Fin₁、Fin₂，Link_3_B的终端与Fin₀的下端之间的垂直距离记为S₃。例如，在理想的情况即没有间距飘移的情况下，预设起始位置A、第一终点位置B、第二终点位置C，Link_1_B的终端设定在A处，Link_2_B的终端设定在B处，Link_3_B的终端设定在C处，A与B之间的垂直距离为S₀，B与C之间的垂直距离为S₀，A与C之间的垂直距离为2S₀。其中，S₀为相邻Fin之间的标准间距。在该种情况下，如果起始位置A为Fin₀上远离Fin₁的一端所在位置，则Link_1_B的偏移量（Link_1_B终端与Fin₀的下端之间的垂直距离）S₁=0，则Link_2_B的偏移量（Link_2_B终端与Fin₀的下端之间的垂直距离，亦即A与B之间的垂直距离）S₂=S₀，则Link_3_B的偏移量（Link_3_B终端与Fin₀的下端之间的垂直距离，亦即A与C之间的垂直距离）S₃=2S₀。实际上，如图1所示，S₁不等于0，即起始位置A（Link_1_B的终端）不在Fin₀上远离Fin₁的一端所在位置，偏移量S₂不等于A与B之间的垂直距离，偏移量S₃不等于A与C之间的垂直距离。以上三个电学测试单元中的第一连接部1可以分别设置，也可以共用同一个第一连接部1。“上”和“下”仅为便于技术方案的描述，并不作为对本实用新型的限定。以三个电学测试单元为例，且定义三个电学测试单元中的第二连接部2与Fin₀下端之间的垂直距离也是为描述方便，实际应用中，通常不会预先直接设置好三个分别与不同Fin连接的第二连接部2，而是在大量测试后才可知道与不同Fin连接的第二连接部2。

在实际应用中可以根据需要采用多个电学测试单元，当然也可以是一个电学测试单元，以不同的电学测试单元为例进行说明，在进行电学测试过程中，优选地，电学测试单元的个数超过三个。一方面，为了准确得知间距飘移的严重程度，需要预设较小的偏移量，即不同电学测试单元的第二连接部2的终端与Fin₀下端之间的垂直距离可以不同且差距较小，在这种情况下，可以在后续进行测试的过程中更准确地得知电性参数在何时发生突变，从而更为准确地知道间距飘移的严重程度。另一方面，通过将不同电学测试单元的第二连接部2设置在相同或相似位置，对不同电学测试单元进行检测而减小工艺或操作误差对结果的影响。在其他实施例中，一个电学测试单元中还可以包括多个第一连接部1和/或多个第二连接部2，一个电学测试单元中的多个第一连接部1可以横跨并连接相同的Fin，多个第二连接部2可以横跨并连接相同的Fin。可以在同一个电学测试单元检测中减小误差对结果的影响。为了便于说明，本实施例以每一个电学测试单元具有一个第一连接部1和一个第二连接部2为例进行描述，本实用新型并不限于此。本实施例对应的图1仅出示了一个电学测试单元中的一个第二连接部2，在实际中在一个电学测试单元中可以根据需要采用多个第二连接部2。

在一个电学测试单元中，第一连接部1连接有两个引出结构，记为第一引出结构31和第二引出结构32；第二连接部2连接有两个引出结构，记为第三引出结构33和第四引出结构34。需要特别说明的是，当一个电学测试单元中设置多个第一连接部1或多个第二连接部2时，每个第一连接部1均连接有第一引出结构31和第二引出结构32，多个第一连接部1可以共同连接一个第一引出结构31和第二引出结构32；每个第二连接部2均连接有第三引出结构33和第四引出结构34，多个第二连接部2可以共同连接一个第三引出结构33和第四引出结构34。

其测试方法包括：针对每一个电学测试单元，电源向第二引出结构32和第三引出结构33两端施加电流，从第一引出结构31和第四引出结构34两端测得电压，计算得到电阻值。理想情况下，当仅存在三个电学测试单元时，需要确保Link_1_B与Fin₀相连，Link_2_B与Fin₀、Fin₁相连、Link_3_B与Fin₀、Fin₁、Fin₂相连，且第二连接部2的终端与Fin₀的下端之间的垂直距离不同，才能测得相应结果。

附图2显示的是存在多个电学测试单元时，也即存在多个具有不同偏移量的第二连接部2时，偏移量S与电阻值的变化曲线。如图2所示，曲线共存在三个突变位置，于突变处获得对应的偏移量S₁、S₂、S₃，分别对应预设的Link_1_B终端与Fin₀下端的垂直距离、预设的Link_2_B终端与Fin₀下端的垂直距离、预设的Link_3_B终端与Fin₀下端的垂直距离。在这种预设的情况下，Link_1_B即为第一个目标第二连接部Link_ target_ B，Link_2_B即为第二个目标第二连接部Link_ target_ B，Link_3_B即为第三个目标第二连接部Link_ target_B。

结合图1和图2，可以得出Fin₀与Fin₁、Fin₁与Fin₂之间的间隔：Fin₀与Fin₁之间的间隔P1=S₂-S₁；Fin₁与Fin₂之间的间隔P2=S₃-S₂。通过对比P1与P2的大小就可以得出间距飘移（Pitch Walking）的严重程度，P1与P2之差的绝对值越大，则评估间距飘移（PitchWalking）越严重。

本实施例的原理：Link_1_B与Fin₀相连时，第一引出结构31和第四引出结构34之间连有一根Fin；Link_2_B与Fin₀、Fin₁相连时，第一引出结构31和第四引出结构34之间并联两根Fin；Link_3_B与Fin₀、Fin₁、Fin₂相连时，第一引出结构31和第四引出结构34之间并联三根Fin。第一引出结构31和第四引出结构34之间并联的Fin越多，电阻值越低，第一引出结构31和第四引出结构34之间并联的Fin数量增加一根，其两端的电阻值会发生变化。通过电阻值的突变，可知，第一引出结构31和第四引出结构34之间并联的Fin数量改变了，从而得知第二连接部2连接的Fin发生了改变，获知相邻突变之间经过了多少偏移量即可获得相邻Fin之间的间距，知道多根Fin之间的间距后即可评估间距飘移的严重程度。

在本实施例中，仅测定三根Fin（其中两根为待测Fin）之间的间距飘移，根据实际需要，在其他实施例中还可以测定更多根Fin之间的间距飘移。本实施例是测定三根相邻的Fin 之间的间距飘移，在其他实施例中，当然也可测试不相邻的Fin之间的间距，从而评估大范围内的间距飘移严重程度。

同一个或不同的电学测试单元中的第二连接部2的偏移量差异可以较小。特别是在同一个电学测试单元中设置多个第二连接部2时，其偏移量的差异可以较小，具体地，不同第二连接部2终端与Fin₀下端的垂直距离差异较小，小于相邻待测Fin之间的间距，从而可以检控由于缺陷等导致的细微和/或局部细微迁移。多个第二连接部2相互之间可以等间距排列，也可以根据其他需要来进行排列。本实用新型对第二连接部2的长度不进行限制，多个第二连接部2的长度可相同或不同。

实施例2

本实用新型另一个实施例提供了一种用于FinFET工艺中监测Fin间距飘移（FinPitch Walking）的电学测试结构及其测试方法。

如图3所示，形成有三个芯轴5、分布于三个芯轴5两侧的六根Fin。定义Fin延伸方向为水平方向，垂直于Fin延伸方向为垂直方向，Fin沿垂直方向依次平行排列。此处所述的垂直方向和水平方向仅为便于技术方案的描述，并不作为对本实用新型的限定；同样，相应的芯轴5和Fin的个数仅为描述方便的实例，不能理解为本实用新型保护范围的限定。

电学测试结构包括至少三个电学测试单元（图3中仅示出其中一个电学测试单元），每一个电学测试单元包括至少三个第一连接部1、至少一个第二连接部2和至少一个引出结构3，第一连接部1和第二连接部2均垂直于Fin延伸方向。在图3中仅显示了一个电学测试单元的三个第一连接部1、两个第二连接部2和一个引出结构3。将第一个电学测试单元的第二连接部2记为Link_1_B，第二个电学测试单元的第二连接部2记为Link_2_B，第三个电学测试单元的第二连接部2记为Link_3_B。Link_1_B、Link_2_B、Link_3_B的终端与Fin₀下端之间的垂直距离均不同，且两两终端之间的垂直距离为预设的标准间距。

在FinFET工艺中，形成有金属层，在M0层即第一金属层形成有第一连接部1，在金属层形成有第二连接部2，第二连接部2通过连接结构4与引出结构3相连。具体地，在本实施例中，连接结构4可以是形成通孔后，在通孔内填充金属介质，以实现第二连接部2与引出结构3的连接。在本实施例中，三个第一连接部1不必通过引出结构3引出，而是直接连接到Pin，定义三个第一连接部1分别为Pin1、Pin2、Pin3。在其他实施例中，根据实际需要，第一连接部1也可与引出结构3相连。

在本实施例中，在Pin1所在区域，对沿垂直方向从下往上的前三根Fin、第一个芯轴5、第二个芯轴5的下半部分进行刻蚀，沿垂直方向从下往上的第四根Fin为非待测Fin（记作Fin₀）、第五根Fin为第一根待测Fin（记为Fin₁）、第六根Fin为第二根待测Fin（记为Fin₂）。在Pin2所在区域，对沿垂直方向从下往上的前四根Fin、第一个芯轴5、第二个芯轴5进行刻蚀。在Pin3所在区域，对沿垂直方向从下往上的前五根Fin、第一个芯轴5、第二个芯轴5、第三个芯轴5的下半部分进行刻蚀。Fin₀、Fin₁之间形成第一间距、Fin₁、Fin₂之间形成第二间距。

为了描述方便，下面仅以三个电学测试单元为例阐述本实施例的原理，而本实施例在实际实施过程中并不限定仅采用三个电学测试单元，通常采用N个电学测试单元，其中N为不小于3的正整数。以下均为理想情况的设置：如图3所示，第一个电学测试单元包括Pin1、Pin2、Pin3，Pin1横跨并连接Fin₀、Fin₁、Fin₂，Pin2横跨并连接Fin₁、Fin₂，Pin3横跨并连接Fin₂。如图3所示，Link_1_B连接Fin₀，Link_1_B的终端与Fin₀下端之间的垂直距离记为S₁。Link_2_B横跨并连接Fin₀、Fin₁，Link_2_B的终端与Fin₀下端之间的垂直距离记为S₂。Link_3_B横跨并连接Fin₀、Fin₁、Fin₂，Link_3_B的终端与Fin₀下端之间的垂直距离记为S₃。例如，在理想的情况即没有间距飘移的情况下，预设起始位置A、第一终点位置B、第二终点位置C，Link_1_B的终端设定在A处，Link_2_B的终端设定在B处，Link_3_B的终端设定在C处，A与B之间的垂直距离为S₀，B与C之间的垂直距离为S₀，A与C之间的垂直距离为2S₀。其中，S₀为相邻Fin之间的标准间距。在该种情况下，如果起始位置A为Fin₀上远离Fin₁的一端所在位置，则Link_1_B的偏移量（Link_1_B终端与Fin₀的下端之间的垂直距离）S₁=0，则Link_2_B的偏移量（Link_2_B终端与Fin₀的下端之间的垂直距离，亦即A与B之间的垂直距离）S₂=S₀，则Link_3_B的偏移量（Link_3_B终端与Fin₀的下端之间的垂直距离，亦即A与C之间的垂直距离）S₃=2S₀。实际上，如图1所示，S₁不等于0，即起始位置A（Link_1_B的终端）不在Fin₀上远离Fin₁的一端所在位置，偏移量S₂不等于A与B之间的垂直距离，偏移量S₃不等于A与C之间的垂直距离。以上三个电学测试单元中的三个第一连接部1可以分别设置，也可以共用三个第一连接部1。以三个电学测试单元为例，且定义三个电学测试单元中的第二连接部2与Fin₀下端之间的垂直距离也是为描述方便，实际应用中，通常不会预先直接设置好三个分别与不同Fin连接的第二连接部2，而是在大量测试后才可知道与不同Fin连接的第二连接部2。

在一个电学测试单元中，多个第二连接部2共同连接一个引出结构3。需要特别说明的是，当一个电学测试单元中设置更多的第一连接部1或更多的第二连接部2时，每个第二连接部2均可以连接在该同一个引出结构3上。

其测试方法包括：针对每一个电学测试单元，电源向Pin1、Pin2、Pin3以及引出结构3施加电压，从Pin1、Pin2、Pin3、引出结构3处测得漏电流，得到电流值。理想情况下，当仅存在三个电学测试单元时，需要确保Link_1_B与Fin₀相连，Link_2_B与Fin₀、Fin₁相连、Link_3_B与Fin₀、Fin₁、Fin₂相连，且第二连接部2的终端与Fin₀的下端之间的垂直距离不同，才能测得相应结果。

附图4显示的是存在多个电学测试单元时，也即存在多个具有不同偏移量的第二连接部2时，偏移量S与电流值的变化曲线。如图4所示，共存在三条曲线，分别代表Pin1与引出结构3之间的漏电流变化曲线、Pin2与引出结构3之间的漏电流变化曲线、Pin3与引出结构3之间的漏电流变化曲线。每一条曲线存在一个突变位置，图4中共存在三个突变位置。于突变处获得对应的偏移量S₁、S₂、S₃，分别对应Link_1_B终端与Fin₀下端的垂直距离、Link_2_B终端与Fin₀下端的垂直距离、Link_3_B终端与Fin₀下端的垂直距离。在这种预设的情况下，Link_1_B即为第一个目标第二连接部Link_ target_ B，Link_2_B即为第二个目标第二连接部Link_ target_ B，Link_3_B即为第三个目标第二连接部Link_ target_ B。

结合图3和图4，可以得出Fin₀与Fin₁、Fin₁与Fin₂之间的间隔：Fin₀与Fin₁之间的间隔P1=S₂-S₁；Fin₁与Fin₂之间的间隔P2=S₃-S₂。通过对比P1与P2的大小就可以得出间距飘移（Pitch Walking）的严重程度，P1与P2的之差的绝对值越大，则评估间距飘移（PitchWalking）越严重。

本实施例的原理：Link_1_B与Fin₀相连时，Pin1与引出结构3导通，Pin2、Pin3均与引出结构3无法导通；Link_2_B与Fin₀、Fin₁相连时，Pin1、Pin2与引出结构3导通，Pin3与引出结构3无法导通；Link_3_B与Fin₀、Fin₁、Fin₂相连时，Pin1、Pin2、Pin3和引出结构3导通。在导通的情况可测得相应的漏电流，如不导通，则电流值大幅下降。通过电流值的突变，可知，在第二连接部2的偏移量S变化过程中，第二连接部2横跨并连接的Fin从三根变为两根时，Pin3对应的电流值会出现下降，第二连接部2横跨并连接的Fin从两根变为一根时，Pin2对应的电流值会出现下降，第二连接部2横跨并连接的Fin从一根变为零根时，Pin1对应的电流值会出现下降。因此，Pin1对应的曲线突变点为S₁，Pin2对应的曲线突变点为S₂，Pin3对应的曲线突变点为S₃。获知相邻突变之间经过了多少偏移量即可获得相邻Fin之间的距离，知道多根Fin之间的距离后即可评估间距飘移的严重程度。实际上待测Fin的选择、偏移量的选择、第二连接部2的长度等与实施例1中的相关描述相似，在此不赘述。

实施例3

本实用新型另一个实施例提供了一种用于FinFET工艺中监测Fin间距飘移（FinPitch Walking）的电学测试结构及其测试方法。

本实施例提供的电学测试结构与实施例1、实施例2的区别在于：本实施例中只有一个电学测试单元，即实施例1和实施例2中的多个电学测试单元合为一个电学测试单元。将Link_1_B、Link_2_B、Link_3_B设置在同一个电学测试单元中。

其测试方法与实施例1或实施例2相同或相似，区别在于：实施例1和实施例2中，需要对不同的电学测试单元分别进行电性测试，本实施例可以在一个电学测试单元中完成全部的电性测试。在测试过程中，可以在一个电学测试单元中直接得到相应电性参数与偏移量S的曲线，从曲线突变点处获得不同Fin之间的间距，从而评估间距飘移的严重程度。

实施例4

本实用新型另一个实施例提供了一种用于FinFET工艺中监测Fin间距飘移（FinPitch Walking）的电学测试结构及其测试方法。

本实施例提供的电学测试结构与实施例1的区别在于：本实施例中只有一个待测Fin，记为Fin₁，一个非待测Fin记为Fin₀，Fin₁和Fin₀平行排列。Fin₀、Fin₁之间形成第一间距。电学测试结构包括至少一个第一连接部1（记为Link_A）、至少一个第二连接部2和引出结构3。为了描述方便，下面以两个第二连接部2（记为Link_1_B、Link_2_B）为例阐述本实施例的原理，当然实际上可以设置更多的第二连接部2，且每个第二连接部2之间的偏移量S相差较小。Link_A连接Fin₀和Fin₁，Link_1_B连接Fin₀，Link_2_B预设连接Fin₀、Fin₁。以下为理想情况的设置：Link_1_B和Link_2_B的终端与Fin₀上远离Fin₁的一端（即Fin₀下端）之间的垂直距离不同。当Link_1_B的终端位于Fin₀下端时，Link_2_B的偏移量S为Link_2_B终端与Fin₀下端之间的垂直距离。

测试方法的区别在于：本实施例不是通过比较电性参数曲线处获得的突变位置之间的偏移量S之差来判断三根Fin（两根待测Fin、一根非待测Fin）之间的间距飘移，而是根据是否能获得相应的电性参数来判断Link_2_B是否与Fin₁相连，从而判断预先设定的Link_2_B、Link_1_B偏移量之差（设置为标准间距）与第一间距之间是否存在差距，评估间距飘移。具体为：预设起始位置A、终点位置B，定义Fin₁位于Fin₀上方，第二连接部2横跨在Fin₀上，位于Fin₀上方的一端记为终端，Link_1_B的终端设定在A处，Link_2_B的终端设定在B处，A与B之间的垂直距离为S₀，S₀为预设基准偏移值；当A为Fin₀下端时，S₀（Link_2_B偏移量）即为标准间距，与第一间距直接进行比较。本实施例设定A为Fin₀下端。对Link_A和Link_2_B两端分别施加电流，测试电压，得到电阻值，从而判断Link_A与Link_2_B之间是否导通，如未导通，第一间距小于标准间距存在间距飘移。

第二连接部2也可以为一个。以监测相邻的两根Fin之间是否发生间距飘移为例，预设起始位置A、终点位置B，定义Fin₁位于Fin₀上方，Link_ B横跨在Fin₀上，位于Fin₀上方的一端记为终端，Link_ B的终端设定在B处，A与B之间的垂直距离；Link_ B的终端与Fin₀的下端之间的垂直距离即为Link_ B的偏移量S，当Link_ B的偏移量S与初始位置A确定后，初始位置A为Fin₀下端时，A与B之间的垂直距离即为Link_ B的偏移量S，假设偏移量S为预设基准偏移量S₀（设置为相邻Fin之间的标准间距）。若第二连接部2与Fin₁没有导通，即没有测得相应电性参数，则初步评估存在间距飘移。在其他实施例中初始位置A也可以选在其他位置，偏移量S也可以不是相邻Fin之间的标准间距。

在一些具体方案中，也可以随机监测不相邻的两根Fin之间的间距飘移，或者相邻或不相邻的多根Fin之间的间距偏移，只需在设定偏移量S时，调整、选择合适的预设基准偏移量S₀，可以随机监测在大范围内是否出现普遍的间距飘移。

以上实施例的说明只是用于帮助理解本实用新型的方法及核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以对本实用新型进行若干改进和修饰，这些改进和修饰也落入本实用新型权利要求保护的范围内。

Claims (13)

1.一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，形成有：

至少两根Fin，其中一根为非待测Fin记为Fin₀，在剩下的Fin中选择至少一根为待测Fin记为Fin_n；Fin_n和Fin₀平行排列，Fin_n与Fin₀之间具有一定距离，构成第一间距；其中，n为正整数；

至少一个第一连接部记为Link_A、至少一个第二连接部记为Link_ B；Link_A与Fin_n电连接，Link_B与Fin₀电连接。

2.根据权利要求1所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，所述第二连接部至少为两个，记为Link_1_B和Link_2_B；Link_A与Fin₀、Fin_n电连接，Link_1_B和Link_2_B均与Fin₀电连接，定义Fin_n位于Fin₀上方，所述第二连接部横跨在Fin₀上，位于Fin₀上方的一端记为终端，Link_1_B和Link_2_B的终端与Fin₀上远离Fin_n的一端之间的垂直距离不同。

3.根据权利要求1所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，所述待测Fin至少为两根，记为Fin₁和Fin₂，Fin₀、Fin₁、Fin₂依次平行排列，Fin₀与Fin₁之间的距离为所述第一间距，Fin₁与Fin₂之间具有一定距离，构成第二间距；所述第二连接部至少为两个，记为Link_1_B和Link_2_B；Link_A与Fin₁、Fin₂电连接，Link_1_B和Link_2_B均与Fin₀电连接，定义Fin₁位于Fin₀上方，所述第二连接部横跨在Fin₀上，位于Fin₀上方的一端记为终端，Link_1_B和Link_2_B的终端与Fin₀上远离Fin_n的一端之间的垂直距离不同。

4.根据权利要求3所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，所述第二连接部至少为三个，记为Link_1_B、Link_2_B和Link_3_B；Link_ A与Fin₀、Fin₁、Fin₂电连接，Link_1_B、Link_2_B、Link_3_B均与Fin₀电连接，Link_1_B、Link_2_B、Link_3_B的终端与Fin₀上远离Fin_n的一端之间的垂直距离均不同。

5.根据权利要求4所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，所述电学测试结构为一个电学测试单元，所述电学测试单元包括Link_ A、Link_1_B、Link_2_B、Link_3_B。

6.根据权利要求4所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，所述电学测试结构包括至少三个电学测试单元，第一个所述电学测试单元包括Link_ A、Link_1_B，第二个所述电学测试单元包括Link_ A、Link_2_B，第三个所述电学测试单元包括Link_ A、Link_3_B。

7.根据权利要求4所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，所述电学测试结构包括至少三个电学测试单元，每个所述电学测试单元包括至少三个所述第一连接部记为Link_1_A、Link_2_A、Link_3_A、至少一个所述第二连接部；Link_1_A连接Fin₀、Fin₁和Fin₂，Link_2_A连接Fin₁和Fin₂，Link_3_A连接Fin₂；第一个所述电学测试单元包括Link_1_B，第二个所述电学测试单元包括Link_2_B，第三个所述电学测试单元包括Link_3_B。

8.根据权利要求6或7所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，不同的所述电学测试单元可以共用部分或全部的所述第一连接部。

9.根据权利要求1所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，与相同的Fin_n和/或Fin₀连接的所述第一连接部和/或所述第二连接部为两个以上。

10.根据权利要求1所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，采用刻蚀工艺对Fin进行全部或局部刻蚀，以实现Link_A、Link_ B连接相应的Fin_n和/或Fin₀。

11.根据权利要求1所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，还包括引出结构，Link_A和/或Link_ B连接有所述引出结构，所述引出结构与Link_A和/或Link_ B之间通过连接结构相连。

12.根据权利要求11所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，Link_A和Link_ B位于M0层，所述引出结构位于金属层。

13.根据权利要求1所述的一种用于FinFET工艺中监测Fin间距飘移的电学测试结构，其特征在于，Link_A和/或Link_ B垂直于所述Fin延伸方向。

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