CN216625576U

CN216625576U - 一种半导体器件

Info

Publication number: CN216625576U
Application number: CN202122843425.7U
Authority: CN
Inventors: 冯宇翔; 张土明; 潘志坚; 左安超; 谢荣才
Original assignee: Guangdong Huixin Semiconductor Co Ltd
Current assignee: Guangdong Huixin Semiconductor Co Ltd
Priority date: 2021-11-18
Filing date: 2021-11-18
Publication date: 2022-05-27
Anticipated expiration: 2031-11-18

Abstract

本实用新型涉及电子电路技术领域，具体公开了一种半导体器件，包括HIVC驱动逻辑电路、上桥臂驱动信号输出电路及下桥臂驱动信号输出电路，所述上桥臂驱动信号输出电路及下桥臂驱动信号输出电路均与所述HIVC驱动逻辑电路电性连接，所述HIVC驱动逻辑电路包括PWM信号缓存电路、上桥臂驱动电路、下桥臂驱动电路及故障逻辑控制电路，所述PWM信号缓存电路、下桥臂驱动电路、故障逻辑控制电路均与所述上桥臂驱动电路电性连接。本实用新型采用双脉冲触发电路，解决由于VS从负恢复的时间较长导致RS触发器无法记录到单脉冲GEN发出的信号，HVIC工作不稳定问题，有效提升HVIC的使用效率与稳定性。

Description

一种半导体器件

技术领域

本实用新型涉及电子电路技术领域，特别涉及一种半导体器件。

背景技术

智能功率模块(Intelligent Power Module，IPM)是一种将电力电子和集成电路HVIC技术结合的功率驱动类半导体产品。内部把功率开关器件和高压驱动器件电路集成在一起，并内藏有过电压、过电流、过热等故障检测电路，广泛应用在变频器、焊接机、伺服驱动等系统中。内部又分为上桥臂、下桥臂、逻辑电路、保护电路等组成，通过集成电路的逻辑芯片来实现驱动控制、保护反馈。智能功率模块在工作当中，一方面接收MCU的控制信号，驱动后续电路工作，另一方面将系统的状态检测信号送回MCU处理，实时检测IPM工作动态，如突发的过流、过压、过温，可以及时做出保护动作。

HVIC，即高压集成驱动IC，是利用单片机的输入信号直接驱动功率MOSFET和IGBT门极的耐高压IC，可以替代常见的脉冲变压器和光耦。HIVC集成电路控制系统中，上桥为使的高压DMOS瞬时导通与关断，一般由上桥HIN信号的上升沿和下降沿分别产生脉冲控制其开通及关断，用RS信号触发器记录这个瞬时控制的信号，来实现上桥的控制信号HO与HIN同步。VB是一个由电压泵形成的电压，具有的能量有限，一般不具备持续通过导通的DMOS向地流电流能力，之所以不能用HIN的持续高低信号来控制DMOS的导通，是因为在VS为600V～650V时，VB的电平为615V～675V，如果VB与地之间产生持续的电流回路，VB将迅速降低，进入低压保护区，使HVIC无法正常工作。PLUSE GEN(脉冲发生器)电路的引入是非常必要的，HVIC中，用得较多的PLUSE GEN(脉冲发生器)是单脉冲NESHOT电路(产生一个脉冲)。对于VS会被拉得较低的情况下，VS从负恢复的时间需要较长，如果只有一个pluse信号，脉冲宽度大小一般在几百纳秒，信号可能被淹没，导致RS触发器没法检测到信号，HIVC无法工作。

实用新型内容

本实用新型要解决的技术问题在于，针对现有技术的上述缺陷，提供一种半导体器件，采用双脉冲触发电路，解决由于VS从负恢复的时间较长导致RS触发器无法记录到单脉冲GEN发出的信号，HVIC工作不稳定问题，有效提升HVIC的使用效率与稳定性。

为了解决上述技术问题，本实用新型的技术方案是：

一种半导体器件，包括HIVC驱动逻辑电路、上桥臂驱动信号输出电路及下桥臂驱动信号输出电路，所述上桥臂驱动信号输出电路及下桥臂驱动信号输出电路均与所述HIVC驱动逻辑电路电性连接，所述HIVC驱动逻辑电路包括PWM信号缓存电路、上桥臂驱动电路、下桥臂驱动电路及故障逻辑控制电路，所述PWM信号缓存电路、下桥臂驱动电路、故障逻辑控制电路均与所述上桥臂驱动电路电性连接。

优选地，所述PWM信号缓存电路包括若干个施密特触发器、若干个滤波电路及若干个电位位移电路，所述滤波电路分别与所述施密特触发器及电位位移电路电性连接。

优选地，所述上桥臂驱动电路包括若干个死区互锁电路、延时电路、脉冲产生电路、驱动导通电路及滤波整流电路、锁存器电路，所述死区互锁电路分别与延时电路及脉冲产生电路电性连接，所述驱动导通电路分别与脉冲产生电路及滤波整流电路电性连接，所述锁存器电路与滤波整流电路电性连接。

优选地，所述下桥臂驱动电路比较器、MOSFET管MOS5及MOSFET管MOS6，所述比较器分别与所述延时电路、脉冲产生电路、MOSFET管MOS5及MOSFET管MOS6电性连接。

优选地，所述半导体器件还包括使能驱动电路、电源欠压保护电路及故障输出电路，所述使能驱动电路及电源欠压保护电路均分别与所述滤波电路及故障逻辑控制电路电性连接，所述故障输出电路分别与所述施密特触发器及滤波电路电性连接。

优选地，所述驱动导通电路包括MOSFET管MOS1、MOSFET管MOS2,所述滤波整流电路包括DV/DT滤波器及UV滤波器，所述锁存器电路包括锁存器、或非逻辑门、MOSFET管MOS3及MOSFET管MOS4，所述MOSFET管MOS1及MOSFET管MOS2均分别与所述脉冲产生电路、DV/DT滤波器及UV滤波器电性连接，所述锁存器分别与DV/DT滤波器、UV滤波器及或非逻辑门电性连接，所述MOSFET管MOS3及MOSFET管MOS4均与所述或非逻辑门电性连接。

优选地，所述脉冲产生电路包括第一脉冲发生电路及第二脉冲发生电路，所述第一脉冲发生电路接入HIN输入信号，所述延时电路分别与第一脉冲发生电路及第二脉冲发生电路电性连接，所述第二脉冲发生电路与所述驱动导通电路电性连接。

采用上述技术方案，本实用新型提供的一种半导体器件，具有以下有益效果：采用双脉冲触发电路，即通过设置上桥臂驱动信号输出电路及下桥臂驱动信号输出电路均与HIVC驱动逻辑电路电性连接，HIVC驱动逻辑电路包括PWM信号缓存电路、上桥臂驱动电路、下桥臂驱动电路及故障逻辑控制电路，PWM信号缓存电路、下桥臂驱动电路、故障逻辑控制电路均与上桥臂驱动电路电性连接，解决由于VS从负恢复的时间较长导致RS触发器无法记录到单脉冲GEN发出的信号，HVIC工作不稳定问题，HIN信号输入端输入驱动高电平信号，经过施密特电路滤波处理，然后电平转换电路输出HIN脉冲信号,HIN脉冲信号经过信号处理输出上升沿和下降沿分别来驱动MOSFET管MOS1、MOSFET管MOS2，由电压泵形成的电压升降，实现高低电压分离，所述MOSFET管MOS1、MOSFET管MOS2的导通信号和关断信号直接发送到RS触发器暂存并输出脉冲信号分别给到MOSFET管MOS3及MOSFET管MOS4，从而实现控制HO驱动信号与HIN驱动信号同步，有效提升HVIC的使用效率与稳定性。

附图说明

图1为本实用新型的内部结构拓扑图；

图2为本实用新型中HIVC驱动逻辑电路的内部结构拓扑图；

图3为本实用新型中高压侧电路的内部结构拓扑图；

图4为本实用新型实施例一的电路结构图；

图5为本实用新型实施例一的脉冲信号控制时序图。

具体实施方式

下面结合附图对本实用新型的具体实施方式作进一步说明。在此需要说明的是，对于这些实施方式的说明用于帮助理解本实用新型，但并不构成对本实用新型的限定。此外，下面所描述的本实用新型各个实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。

在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本实用新型的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

如图1-4所示，该半导体器件包括HIVC驱动逻辑电路10、上桥臂驱动信号输出电路及下桥臂驱动信号输出电路，该上桥臂驱动信号输出电路及下桥臂驱动信号输出电路均与该HIVC驱动逻辑电路10电性连接，该HIVC驱动逻辑电路10包括PWM信号缓存电路11、上桥臂驱动电路12、下桥臂驱动电路13及故障逻辑控制电路，该PWM信号缓存电路11、下桥臂驱动电路13、故障逻辑控制电路均与该上桥臂驱动电路12电性连接；其相互之间通过逻辑关系实现驱动、欠压等保护功能。HIVC驱动逻辑电路10用于接收与反馈外围主控板MCU的PWM输入控制信号，驱动该上桥臂驱动电路12、下桥臂驱动电路13，使得该驱动信号输出电路56中的开关管Q1、开关管Q2、开关管Q3、开关管Q4、开关管Q5、开关管Q6等组件工作，实现电机驱动目的，同时HIVC驱动逻辑电路10内部设置有控制电压欠压保护电路(UV)、过温保护电路(OT)、过流保护电路(OC)、短路保护电路(SC)，当模块工作过程发生故障时候，可以实现上下桥互锁、切断电源信号，避免产品烧坏，保证产品的稳定性与可靠性。

可以理解的，该PWM信号缓存电路11是上下桥臂驱动PWM信号的缓存电路，接收到外围电路的MCU信号后，通过滤波、放大处理，再输出到对应的开关管驱动电路中。该上桥臂驱动电路12自举电路、欠压保护电路、UPU驱动电路、UPV驱动电路、UPW驱动电路，与现有方案不同，其把自举电路集成在HVIC里面，相对自举电路外置方案，可以更可靠性，便于模块高集成化设计；该下桥臂驱动电路13接收到该11的信号后，信号通过滤波、放大处理后，直接驱动开关管Q4、开关管Q5、开关管Q6开关管。保护电路14是上、下桥臂的工作保护电路，负责监控开关管Q1、开关管Q2、开关管Q3、开关管Q4、开关管Q5、开关管Q6的工作状态，当出现故障时候，ITRIP端检测到信号异常时候，把信号反馈到MCU，立即采取动作，切断信号，FAULT端信号有高电平转换成低电平状态，以达到保护模块的功能。驱动使能电路15为高电平有效，负责开启与关断模块执行功能，当监控到开关管Q1、开关管Q2、开关管Q3、开关管Q4、开关管Q5、开关管Q6的工作状态为故障状态的时候，会保持低电平状态，断开供电电源，以保护整个模块电路，当故障消失时，其内部的RCIN恢复时间达到设计值时候，这时候又恢复高电平状态，模块通电，进入工作准备状态。故障逻辑输出电路16是智能功率模块故障检测与输出电路，当系统检测到电压欠压保护(UV)、过温保护(OT)、过流保护(OC)、短路保护(SC)信号异常时候，FAULT信号有高电平转换成低电平状态，把信号反馈到MCU，立即采取动作，切断信号，模块停止工作。驱动信号输出电路56包括上桥臂的开关管Q1、开关管Q2、开关管Q3、下桥臂的开关管Q4、开关管Q5、开关管Q6，当接收到驱动信号后，驱动外接的变频电机。

具体地，该PWM信号缓存电路包括若干个施密特触发器、若干个滤波电路及若干个电位位移电路，该滤波电路分别与该施密特触发器及电位位移电路电性连接；该上桥臂驱动电路包括若干个死区互锁电路、延时电路、脉冲产生电路、驱动导通电路及滤波整流电路、锁存器电路，该死区互锁电路分别与延时电路及脉冲产生电路电性连接，该驱动导通电路分别与脉冲产生电路及滤波整流电路电性连接，该锁存器电路与滤波整流电路电性连接；该下桥臂驱动电路比较器、MOSFET管MOS5及MOSFET管MOS6，该比较器分别与该延时电路、脉冲产生电路、MOSFET管MOS5及MOSFET管MOS6电性连接；该半导体器件还包括使能驱动电路、电源欠压保护电路及故障输出电路，该使能驱动电路及电源欠压保护电路均分别与该滤波电路及故障逻辑控制电路电性连接，该故障输出电路分别与该施密特触发器及滤波电路电性连接；该驱动导通电路包括MOSFET管MOS1、MOSFET管MOS2,该滤波整流电路包括DV/DT滤波器及UV滤波器，该锁存器电路包括锁存器、或非逻辑门、MOSFET管MOS3及MOSFET管MOS4，该MOSFET管MOS1及MOSFET管MOS2均分别与该脉冲产生电路、DV/DT滤波器及UV滤波器电性连接，该锁存器分别与DV/DT滤波器、UV滤波器及或非逻辑门电性连接，该MOSFET管MOS3及MOSFET管MOS4均与该或非逻辑门电性连接；该脉冲产生电路包括第一脉冲发生电路及第二脉冲发生电路，该第一脉冲发生电路接入HIN输入信号，该延时电路分别与第一脉冲发生电路及第二脉冲发生电路电性连接，该第二脉冲发生电路与该驱动导通电路电性连接。

可以理解的，HIVC驱动逻辑电路又分高压侧驱动电路与低压侧驱动电路；高压侧驱动电路326包括第一施密特触发器300、第一滤波电路301、电位位移电路302、与非逻辑门303、脉冲生产电路304、dv/dt滤波器305、锁存器306、或非逻辑门307、与非逻辑门308、与非逻辑门309、UV滤波电路311以及MOSFET管MOS1、MOSFET管MOS2、MOSFET管MOS3、MOSFET管MOS4、限流电阻器RS1、限流电阻器RS2。限流电阻RS1、限流电阻RS2组成自举电路；施密特触发器300的输入端为该高压侧驱动电路326的输入端，第一施密特触发器300的输出端与第一滤波电路301的输入端互联；第一滤波电路301的输出端与电位位移电路302的输入端互联；电位位移电路302的输出端与死区互锁电路303第一输入端子、死区互锁电路308第一输入端子互联；死区互锁电路308输出端子与死区互锁电路303的输入端互联；死区互锁电路303输出端与脉冲产生电路304输入端互联；脉冲产生电路304输出端与MOSFET管MOS1、MOSFET管MOS2的栅极互联，MOS1的漏极端与dv/dt滤波器305输入端互联；MOS2的漏极端与UV滤波311互联，dv/dt滤波器305输出端与锁存器306的输入端S互联；UV滤波器311的输出端与锁存器306的输入端R互联；锁存器306的输出端Q与或非逻辑门307的输入端互联；非逻辑门307的输出端与MOS3、MOS4栅极互联。可以理解的，信号的传输控制过程，施密特触发器300用于对外围主控板MCU输出的PWM控制信号进行滤波后稳定输出至后级的第一滤波电路302，第一滤波电路用于对接收到的控制信号进行高频、窄波滤波，并将控制信号进行反相，输出至电位位移电路302，电位位移电路用于当被耦合的信号振幅较大时，这种直流变化会对接口电压产生干扰，对耦合的信号进行相应补偿，并增加直流电平调节功能，从而能实现信号稳定输出至死区产生互锁电路303、308；脉冲产生电路304用于在接收到死区产生互锁电303输出的高电平信号后输出至MOSFET管MOS1、MOSFET管MOS2的栅极进行驱动导通，MOSFET管MOS1、MOSFET管MOS2的栅极和源极短接实现单向导通，电压经过限流电阻RS1、限流电阻RS2输出至VB；DV/DT滤波器305用于接收MOSFET管MOS1、MOSFET管MOS2的漏极电压进行滤波整流从而稳定电压；UV滤波器311接收自举电阻分压后点电平信号进行滤波整流；锁存器306用于接收DV/DT滤波器305、UV滤波器311的信号暂存，最终使得电平信号输出同步；或非逻辑门307用于接收锁存器306信号，通过输入发热高低电平进行对比，从而控制MOSFET管MOS3、MOSFET管MOS4驱动开通情况。

可以理解的，低压侧驱动电路包括施密特触发器312、第二滤波电路313、电位位移电路314、死区互锁电路309，延时电路310、比较器315、MOSFET管MOS5以及MOSFET管MOS6。第一施密特触发器312的输入端为信号LIN输入端，施密特触发器321的输出端与第二滤波电路313的输入端互联；第二滤波电路313的输出端与电位位移电路314输入端互联，电位位移电路314输出端与死区产生互锁电路309的输入端互联；死区产生互锁电路309的输出端与延时电路310互联；延时电路310输出端与比较器315输入端互联；比较器315输出端与MOSFET管MOS5、MOSFET管MOS6栅极互联。信号的传输控制过程：施密特触发器300用于对外围主控板MCU输出的PWM控制信号进行滤波后稳定输出至后级的第二滤波电路313，第二滤波电路313用于对接收到的控制信号进行高频、窄波滤波，并将控制信号进行反相，输出至电位位移电路314，再输出至死区互锁电路308、死区互锁电路309。延时电路310用于将死区互锁电路309输出的控制信号进行延时输出，以避免在下桥臂功率管与高压侧驱动电路的上桥臂功率管同时导通而导致功率逆变桥电路MOS5、MOS6出现短路故障。

可以理解的，如图2所示，低压信号EN使能端包括施密特触发器316、第三滤波电路317、使能驱动电路318；高电平有效，当控制系统出现故障时候，高电平转换为低电平输出。低压信号ITRIP端包括密特触发器319、第四滤波电路320、电位位移电路321；低电平有效，当控制系统出现故障时候，低电平转换为高电平输出。低压信号PFCTRIP端包括密特触发器322、第四滤波电路323、电位位移电路324；低电平有效，当控制系统出现故障时候，低电平转换为高电平输出。低压信号VCC端包括密特触发器325、第五滤波电路325、电源欠压保护电路，常规的驱动控制系统中，若供电电源低于12.5V(典型值)时候，模块出项欠压保护，通过故障控制系统触发Fault端，低电平输出，模块停止工作。低压信号FAULT端包括密特触发器328、故障输出电路329、第六滤波电路330；高电平有效，当控制系统出现故障时候，高电平转换为低电平输出。

图3为本实用新型中高压侧电路的内部结构拓扑图，该高压侧电路包括HIN信号输入电路400、施密特电路401、电平转换逻辑电路402、脉冲发生电路403、高压DMOS管404、高压DMOS管405、信号触发器电路406、高压DMOS管407、高压DMOS管408、VB/VS/HO信号输出电路409。HIN输入驱动高电平信号，经过施密特电路401滤波处理，然后电平转换电路402输出HIN脉冲信号,脉冲发生电路403的脉冲信号经过信号处理输出上升沿和下降沿分别来驱动高压DMOS管404、高压DMOS管405，由电压泵形成的电压升降，实现高低电压分离，高压DMOS管404、高压DMOS管405的导通和关断信号直接发送到RS触发器406暂存并输出脉冲信号，分别给到高压DMOS管407、高压DMOS管408实现控制HO与HIN驱动信号同步。

图4为本实用新型实施例一的电路结构图，包括HIN信号输入电路、脉冲发生电路、高压DMOS管DMOS1、高压DMOS管DMOS2、上拉电阻R1、上拉电阻R2、信号触发器、高压DMOS管DMOS3、高压DMOS管DMOS4、VB/VS/HO信号输出电路，其中脉冲发生电路500包含脉冲发生电路1、延时电路、脉冲发生电路2。如图5所示，控制逻辑方式：如当HIN输入为高电平时，脉冲发生电路检测到HIN上升沿信号时，HINA端脉冲发生电路会输出一个脉冲信号，高压DMOS管DMOS1开通一次，通过预设的延时时间，再进行第二次脉冲信号输出，触发器的S此时为低电平有效，触发器的Q输出为高电平，此时HINB为低电平，高压DMOS管DMOS2截止状态；当双脉冲发生电路检测到HIN下降沿信号时，HINB端脉冲发生电路会输出一个脉冲信号，高压DMOS管DMOS2开通，触发器的R为低电平有效，触发器的Q为高电平，此时HINA为低电平，高压DMOS管DMOS1截止状态。即HIN输入信号脉宽与HINA、HINB输出的脉冲之间的距离一致。

可以理解的，本实用新型设计合理，构造独特，通过在HIVC驱动逻辑电路内部采用双脉冲驱动电路，解决由于VS从负恢复的时间较长导致RS触发器无法记录到单脉冲GEN发出的信号，HVIC工作不稳定问题，有效提升HVIC的使用效率与稳定性。

以上结合附图对本实用新型的实施方式作了详细说明，但本实用新型不限于所描述的实施方式。对于本领域的技术人员而言，在不脱离本实用新型原理和精神的情况下，对这些实施方式进行多种变化、修改、替换和变型，仍落入本实用新型的保护范围内。

Claims

1.一种半导体器件，包括HIVC驱动逻辑电路、上桥臂驱动信号输出电路及下桥臂驱动信号输出电路，所述上桥臂驱动信号输出电路及下桥臂驱动信号输出电路均与所述HIVC驱动逻辑电路电性连接，其特征在于：所述HIVC驱动逻辑电路包括PWM信号缓存电路、上桥臂驱动电路、下桥臂驱动电路及故障逻辑控制电路，所述PWM信号缓存电路、下桥臂驱动电路、故障逻辑控制电路均与所述上桥臂驱动电路电性连接。

2.根据权利要求1所述的半导体器件，其特征在于：所述PWM信号缓存电路包括若干个施密特触发器、若干个滤波电路及若干个电位位移电路，所述滤波电路分别与所述施密特触发器及电位位移电路电性连接。

3.根据权利要求1所述的半导体器件，其特征在于：所述上桥臂驱动电路包括若干个死区互锁电路、延时电路、脉冲产生电路、驱动导通电路及滤波整流电路、锁存器电路，所述死区互锁电路分别与延时电路及脉冲产生电路电性连接，所述驱动导通电路分别与脉冲产生电路及滤波整流电路电性连接，所述锁存器电路与滤波整流电路电性连接。

4.根据权利要求3所述的半导体器件，其特征在于：所述下桥臂驱动电路比较器、MOSFET管MOS5及MOSFET管MOS6，所述比较器分别与所述延时电路、脉冲产生电路、MOSFET管MOS5及MOSFET管MOS6电性连接。

5.根据权利要求2所述的半导体器件，其特征在于：还包括使能驱动电路、电源欠压保护电路及故障输出电路，所述使能驱动电路及电源欠压保护电路均分别与所述滤波电路及故障逻辑控制电路电性连接，所述故障输出电路分别与所述施密特触发器及滤波电路电性连接。

6.根据权利要求3所述的半导体器件，其特征在于：所述驱动导通电路包括MOSFET管MOS1、MOSFET管MOS2,所述滤波整流电路包括DV/DT滤波器及UV滤波器，所述锁存器电路包括锁存器、或非逻辑门、MOSFET管MOS3及MOSFET管MOS4，所述MOSFET管MOS1及MOSFET管MOS2均分别与所述脉冲产生电路、DV/DT滤波器及UV滤波器电性连接，所述锁存器分别与DV/DT滤波器、UV滤波器及或非逻辑门电性连接，所述MOSFET管MOS3及MOSFET管MOS4均与所述或非逻辑门电性连接。

7.根据权利要求3所述的半导体器件，其特征在于：所述脉冲产生电路包括第一脉冲发生电路及第二脉冲发生电路，所述第一脉冲发生电路接入HIN输入信号，所述延时电路分别与第一脉冲发生电路及第二脉冲发生电路电性连接，所述第二脉冲发生电路与所述驱动导通电路电性连接。