CN216017275U - 一种电阻叠加并联的空间封装结构 - Google Patents

Abstract

本实用新型属于产品结构设计技术领域，具体公开了一种电阻叠加并联的空间封装结构，包括：基板；第一电阻，定性连接在基板上；第二电阻，堆叠并联在第一电阻上；封装体，设置于基板上；第一电阻和第二电阻封装于封装体内。基板上设有第一焊脚，第一电阻的底部设有第一元器件端子；第一电阻通过第一元器件端子与基板的第一焊脚电性连接。第一电阻的顶部设有第二焊脚，第二电阻的底部设有第二元器件端子；第二电阻通过第二元器件端子与第一电阻的第二焊脚电性连接。电阻叠加并联的空间封装结构，节省元器件贴装空间；电阻叠加并联可以减少电阻且可以调解阻值来满足设计需求。

Description

一种电阻叠加并联的空间封装结构

技术领域

本实用新型属于产品结构设计技术领域，具体涉及一种电阻叠加并联的空间封装结构。

背景技术

SMT是表面组装技术，是电子组装行业里最流行的一种技术和工艺。电子电路表面组装技术(Surface Mount Technology，SMT)，称为表面贴装或表面安装技术。它是一种将无引脚或短引线表面组装元器件安装在印刷电路板的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。

eMMC/eMCP：eMMC(Embedded Multi Media Card，嵌入式多媒体卡)是MMC协会订立、主要针对手机或平板电脑等产品的内嵌式存储器标准规格；eMCP(Embedded Multi-Chip Package)嵌入式多制层封装芯片，是结合eMMC和MCP封装而成的智慧型手机记忆体标准。以外型设计来看，不论是eMCP或是eMMC内嵌式记忆体设计概念，这类memory产品进行元器件贴片时采用平铺串联，都是为了让智慧型手机的外型厚度更薄，机壳密闭度更完整，要求产品容量足够大，而有限空间无法满足元器件之间平铺串联的连接方式。

实用新型内容

本实用新型的目的是提供一种电阻叠加并联的空间封装结构，解决了现有memory产品技术中空间小，元器件没空间放置的问题，同时也可以减小电阻值满足设计需求。

为了达到以上目的，本实用新型所采用的技术方案是：

一种电阻叠加并联的空间封装结构，包括：

基板；

第一电阻，定性连接在所述基板上；

第二电阻，堆叠并联在所述第一电阻上；

封装体，设置于所述基板上；所述第一电阻和第二电阻封装于所述封装体内。

本实用新型的进一步改进在于：所述基板上设有第一焊脚，所述第一电阻的底部设有第一元器件端子；所述第一电阻通过第一元器件端子与所述基板的第一焊脚电性连接。

本实用新型的进一步改进在于：所述第一电阻的顶部设有第二焊脚，所述第二电阻的底部设有第二元器件端子；所述第二电阻通过第二元器件端子与所述第一电阻的第二焊脚电性连接。

本实用新型的进一步改进在于：所述第一电阻和所述第二电阻为SMT元器件电阻。

本实用新型的进一步改进在于：所述第一元器件端子和所述第二元器件端子均为SMT端子。

本实用新型的进一步改进在于：所述基板为印刷电路板。

与现有技术相比，本实用新型的有益效果是：

1、电阻叠加并联的空间封装结构，节省元器件贴装空间；

2、电阻叠加并联可以减少电阻且可以调解阻值来满足设计需求。

附图说明

构成本实用新型的一部分的说明书附图用来提供对本实用新型的进一步理解，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：

图1为原元器件贴片封装示意图；

图2为一种电阻叠加并联的空间封装示意图；

图3为一种电阻叠加并联的空间封装结构。

附图标记：1、第二电阻；2、第一元器件端子；3、第一电阻；4、基板；5、第二元器件端子；6、封装体。

具体实施方式

下面将参考附图并结合实施例来详细说明本实用新型。需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。

以下详细说明均是示例性的说明，旨在对本实用新型提供进一步的详细说明。除非另有指明，本实用新型所采用的所有技术术语与本实用新型所属领域的一般技术人员的通常理解的含义相同。本实用新型所使用的术语仅是为了描述具体实施方式，而并非意图限制根据本实用新型的示例性实施方式。

下面结合附图对本实用新型进一步说明。

如图1所示为原元器件贴片封装示意图，第一电阻3和第二电阻1分别连接在基板4上；第一电阻3和第二电阻1串联连接。

如图2所示为一种电阻叠加并联的空间封装示意图，先将第一电阻3与基板4连接，再将第二电阻1与第一电阻3相连，节省空间。

如图3所示，本实用新型提供一种电阻叠加并联的空间封装结构，包括：

基板4；

第一电阻3，定性连接在所述基板4上；

第二电阻1，堆叠并联在所述第一电阻3上；

封装体6，设置于所述基板4上；所述第一电阻3和第二电阻1封装于所述封装体内。

基板4上设有第一焊脚，第一电阻3的底部设有第一元器件端子2；第一电阻3通过第一元器件端子2与所述基板4的第一焊脚电性连接。

第一电阻3的顶部设有第二焊脚，第二电阻1的底部设有第二元器件端子5；第二电阻1通过第二元器件端子5与第一电阻3的第二焊脚电性连接。

第一电阻3和第二电阻1为SMT元器件电阻。

第一元器件端子2和第二元器件端子5均为SMT端子。

基板4为印刷电路板。

该电阻叠加并联封装结构，节省eMMC/eMCP package空间，同时可以减少电阻满足所需要的设计阻值。

最后应当说明的是：以上实施例仅用以说明本实用新型的技术方案而非对其限制，尽管参照上述实施例对本实用新型进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本实用新型的具体实施方式进行修改或者等同替换，而未脱离本实用新型精神和范围的任何修改或者等同替换，其均应涵盖在本实用新型的权利要求保护范围之内。

Claims (6)

1.一种电阻叠加并联的空间封装结构，其特征在于，包括：

基板(4)；

第一电阻(3)，定性连接在所述基板(4)上；

第二电阻(1)，堆叠并联在所述第一电阻(3)上；

封装体(6)，设置于所述基板(4)上；所述第一电阻(3)和第二电阻(1)封装于所述封装体内。

2.根据权利要求1所述的一种电阻叠加并联的空间封装结构，其特征在于，所述基板(4)上设有第一焊脚，所述第一电阻(3)的底部设有第一元器件端子(2)；所述第一电阻(3)通过第一元器件端子(2)与所述基板(4)的第一焊脚电性连接。

3.根据权利要求2所述的一种电阻叠加并联的空间封装结构，其特征在于，所述第一电阻(3)的顶部设有第二焊脚，所述第二电阻(1)的底部设有第二元器件端子(5)；所述第二电阻(1)通过第二元器件端子(5)与所述第一电阻(3)的第二焊脚电性连接。

4.根据权利要求3所述的一种电阻叠加并联的空间封装结构，其特征在于，所述第一电阻(3)和所述第二电阻(1)为SMT元器件电阻。

5.根据权利要求3所述的一种电阻叠加并联的空间封装结构，其特征在于，所述第一元器件端子(2)和所述第二元器件端子(5)均为SMT端子。

6.根据权利要求1所述的一种电阻叠加并联的空间封装结构，其特征在于，所述基板(4)为印刷电路板。

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