CN215377403U - 半导体器件和引线框架 - Google Patents

半导体器件和引线框架 Download PDF

Info

Publication number
CN215377403U
CN215377403U CN202122076189.0U CN202122076189U CN215377403U CN 215377403 U CN215377403 U CN 215377403U CN 202122076189 U CN202122076189 U CN 202122076189U CN 215377403 U CN215377403 U CN 215377403U
Authority
CN
China
Prior art keywords
semiconductor device
leads
lead
chips
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202122076189.0U
Other languages
English (en)
Inventor
阳小芮
王勇霖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Kaihong Electronic Co Ltd
Diodes Shanghai Co Ltd
Original Assignee
Diodes Shanghai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Diodes Shanghai Co Ltd filed Critical Diodes Shanghai Co Ltd
Priority to CN202122076189.0U priority Critical patent/CN215377403U/zh
Application granted granted Critical
Publication of CN215377403U publication Critical patent/CN215377403U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

本申请提供一种半导体器件以及所述用于构建所述半导体器件的引线框架。所述半导体器件包括复数个芯片、用于承载芯片的复数个芯片基座、复数个一端延伸至半导体器件边缘的第一引脚；以及，至少一与所述半导体器件边缘分隔并独立设置的第二引脚，其中，所述第二引脚被多个所述芯片基座环抱，至少两个所述芯片可电性连接至同一所述第二引脚。

Description

半导体器件和引线框架
技术领域
本申请涉及半导封装领域，特别涉及一种半导体器件以及用于构建所述半导体器件的引线框架。
背景技术
封装产品通常是将芯片贴装于引线框架上，以焊线导电连接芯片与引线框架，最后以封装材料封装而获得。
图1所示的是本领域一常规的具有多个芯片的DFN/QFN封装结构。
如图1所示，该常规的具有多个芯片的DFN/QFN封装结构100中的多个芯片2需要电性连接至同一输出端引脚3。因而，在图1所示的封装结构100中，该输出端引脚3因结构设置的原因而必须具有细长连接部31。由于该细长连接部31的设置，对该封装结构100的信号质量造成影响，降低了常规的具有多个芯片的DFN/QFN封装结构100的信号连接不佳及产品电性性能下降的问题。此外，在图1所示的封装结构100还存在信号通道冗长的问题，使得封装结构100存在内部空间使用率低及芯片2的放置位置不足、产品尺寸增大等问题，从而造成废品风险增加且不利于产品小薄化。
因此，有必要提供一种新的半导体器件的结构，以克服上述缺陷。
实用新型内容
本申请的目的在于提供一种引线框架和利用该引线框架构建的半导体器件，通过设置特殊设计的第二引脚，减少了半导体器件内部的额外信号连接部分，提高了半导体器件的电性连接质量，同时还减少了半导体器件的封装空间浪费及引脚排布。
为了达到上述目的，根据本申请的一方面，提供一种半导体器件，包括复数个芯片；所述半导体器件还包括：复数个芯片基座，用于承载所述芯片；复数个一端延伸至半导体器件边缘的第一引脚；以及，至少一与所述半导体器件边缘分隔并独立设置的第二引脚，其中，所述第二引脚被多个所述芯片基座环抱，至少两个所述芯片可电性连接至同一所述第二引脚。
也就是说，在本申请提供的所述半导体器件中，包含了复数个第一引脚和至少一第二引脚，其中，两个所述芯片电性连接至同一所述第二引脚，并且，与朝向所述半导体器件边缘延伸的第一引脚不同的是，所述第二引脚不向所述半导体器件边缘延伸，而与所述半导体器件边缘完全分隔。
在一些实施例中，电性连接至同一所述第二引脚的芯片所对应的芯片基座设置于所述第二引脚的周围。
在一些实施例中，所述复数个第一引脚沿着所述半导体器件的边缘排列设置。
在一些实施例中，电性连接至同一所述第二引脚的芯片所对应的芯片基座设置于所述半导体器件的角隅。
在一些实施例中，所述半导体器件还包括引线，所述复数个芯片通过所述引线电性连接至所述复数个第一引脚和所述第二引脚。
在一些实施例中，所述半导体器件还包括塑封体，所述塑封体封装所述复数个芯片、所述复数个芯片基座、所述复数个第一引脚、所述第二引脚以及所述引线，以形成所述半导体器件。
在一些实施例中，所述复数个第一引脚及所述第二引脚的至少部分表面暴露于所述半导体器件的一表面。
根据本申请的另一方面，提供一种半导体器件的制造方法，所述制造方法包括：
提供一引线框架、一承载膜、至少一金属件和复数个芯片，其中，所述引线框架定义有复数个芯片基座和复数个第一引脚；
将所述引线框架及所述至少一金属件分别设置于所述承载膜上；
将所述复数个芯片设置于所述引线框架上；
形成多条引线，以使所述复数个芯片电性连接至所述金属件及所述复数个第一引脚；以及，
形成塑封体以包封所述复数个芯片、所述复数个芯片基座、所述至少一金属件、所述复数个第一引脚以及所述多条引线；以及，
并且，去除所述承载膜，以使所述至少一金属件及复数个第一引脚的至少部分表面暴露于所述半导体器件的一表面。
本领域技术人员可以理解的是，在上述制造方法中，所述金属件即构成最终构建的半导体器件内的所述第二引脚。
在一些实施例中，在去除所述承载膜的步骤后，所述制造方法还包括：切割步骤，以形成单个半导体器件。
在一些实施例中，在将所述引线框架及所述至少一金属件分别设置于所述承载膜上的步骤中，以一粘性层将所述引线框架及所述至少以金属件固定于所述承载膜上，并且，所述粘性层在加热条件下具有粘着性而在降温条件下粘着性逐渐减小。
本领域技术人员可以理解的是，所述粘性层可以由本领域中应用于半导体器件的常规粘性材料制成，并且具有加热条件下具有粘着性而在降温条件下粘着性逐渐减小的特性。所述粘性材料例如但不限于丙烯酸基胶粘剂、硅基胶粘剂或热熔性胶水，可以实现加热工序中具有粘着性以实现临时固定作用，而室温环境下粘着性低以实现易于剥离且不残留的作用。
根据本申请的另一方面，还提供一种引线框架，用于构建一包含复数个芯片的半导体器件；所述引线框架具有至少一以一闭合的封装线定义的框架单元，所述框架单元包括：复数个芯片基座，用于承载芯片；复数个一端延伸至所述封装线的第一引脚；以及，至少一与所述封装线分隔并独立设置的第二引脚，其中，所述第二引脚被多个所述芯片基座环抱，至少两个所述芯片可电性连接至同一所述第二引脚。
在一些实施例中，所述复数个第一引脚与所述复数个芯片基座通过一外框相互连接，所述第二引脚独立于所述外框。
在一些实施例中，电性连接至同一所述第二引脚的芯片所对应的芯片基座设置于所述第二引脚的周围。
在一些实施例中，所述复数个第一引脚沿着所述封装线排列设置。
在一些实施例中，电性连接至同一第一引脚的芯片所对应的芯片基座设置于所述框架单元的角隅。
在本申请中，对于例如但不限于包含有多个芯片的DFN或QFN产品等设计复杂密集、芯片排布较多的封装产品的内部排布结构进行调整，特殊设计了多个芯片共用的第二引脚的结构及位置设置。
因而，在本申请中，通过第二引脚的设置以实现半导体器件内部空间的合理排布，在不影响半导体器件的所有信号功能的基础上，提高了半导体器件内部空间的使用率、减少了外引脚的排布，从而降低了用于构建半导体器件的引线框架的结构复杂度，以进一步降低制造成本和制造难度。
此外，本申请的所述半导体器件可以在保障所有信号功能不受影响的基础上，实现半导体器件内部的引线设置位置集中，进而减少半导体器件内部的额外的信号连接部分，提高电性连接质量。
附图说明
图1是本领域常规半导体器件的结构示意图；
图2是根据本申请一实施例的半导体器件的立体图；
图3A是集成到图2所示半导体器件的芯片、芯片基座、第一引脚、第二引脚及引线的俯视图；
图3B和图3C是图3A中B-B’处的截面图；
图4A和图4B是根据本申请其他实施例的所述半导体器件的结构示意图；
图5是根据本申请一实施例的引线框架的结构示意图；
图6是根据本申请一实施例的半导体器件的构建方法的流程图；
图7A至图7G是与图6对应的结构示意图。
具体实施方式
以下，结合具体实施方式，对本申请的技术进行详细描述。应当知道的是，以下具体实施方式仅用于帮助本领域技术人员理解本申请，而非对本申请的限制。
在本实施例中，提供一种半导体器件1。图2是所述半导体器件1的立体图；图3A是集成到所述半导体器件1的芯片20、芯片基座110、第一引脚121、第二引脚122及引线L的俯视图；图3B是图3A中3B-3B’处的截面图。
如图2和图3A所示，本申请所述半导体器件1包括：复数个芯片20、复数个芯片基座110、复数个第一引脚121、至少一第二引脚122、复数条引线L，以及塑封体30。如图2和图3B所示，所述塑封体30封装所述复数个芯片20、所述复数个芯片基座110、所述复数个第一引脚121、所述第二引脚122以及所述引线L以形成所述半导体器件1，并且，所述复数个第一引脚121及所述第二引脚122的至少部分表面暴露于所述半导体器件1的表面S。每一第一引脚121及所述第二引脚122具有常规的形成于边缘的台阶状锁模结构，例如，图3B中所示的形成于第一引脚121边缘的台阶状锁模结构1211，以及形成于所述第二引脚122边缘的台阶状锁模结构1221。图3C所示的是形成于所述第一引脚121及所述第二引脚122边缘的台阶状锁模结构的另一种形态。
如图2和图3A所示，所述半导体器件1通常具有六个外表面，在本申请中，定义每一外表面为所述半导体器件1的一边缘E。
如图3A所示，在本申请所述半导体器件1中，每一芯片20设置于一所述芯片基座110上，每一所述芯片20通过引线L分别与一第一引脚121和所述第二引脚122电性连接，并且，至少两个所述芯片20分别通过一引线L与同一所述第二引脚122电性连接。
如图2和图3A所示，在本申请所述半导体器件1中包括：复数个第一引脚121和至少一第二引脚122；其中，每一所述第一引脚121的一端延伸至半导体器件1的边缘E，所述第二引脚122与所述半导体器件1的边缘E分隔并独立设置，并且，所述第二引脚122被多个所述芯片基座110环抱。也就是说，在本申请所述半导体器件1中，每一所述第一引脚121的一端延伸至半导体器件1的边缘E，而所述第二引脚122则不延伸至半导体器件1的边缘E。优选地，如图3A所示，电性连接至同一所述第二引脚122的所述芯片20所对应的芯片基座110设置于所述第二引脚122的周围。特别优选地，如图3A所示，所述复数个第一引脚121沿着所述半导体器件1的边缘E排列设置，而电性连接至同一所述第二引脚122的芯片20所对应的芯片基座110设置于所述半导体器件1的角隅。
具体地，在本实施例中，如图3A所示，所述半导体器件1中包括四个所述芯片20、四个第一引脚121和一个第二引脚122。每一芯片20设置在一芯片基座110上，每一所述第一引脚121的一端延伸至半导体器件1的边缘E，且沿着所述半导体器件1的边缘E排列设置。而所述第二引脚122与所述半导体器件1的边缘E分隔并独立设置，并且，所述第二引脚122被四个所述芯片基座110环抱以使得所述四个所述芯片20可以分别通过一引线L与所述第二引脚122电性连接。
本领域技术人员可以理解的是，在其他实施例中，本申请所述半导体器件1可以包括任意数量的复数个芯片20，并且，该些芯片20中可以有任意数量的芯片20电性连接至同一所述第二引脚122。并且，在其他实施例中，本申请所述半导体器件1可以包括任意数量的复数个第一引脚121以及至少一个所述第二引脚122。
例如，如图4A所示，所述半导体器件1包括四个芯片20，其中三个芯片20分别通过一引线L连接至同一第二引脚122。在图4A所示的半导体器件1的结构中，电性连接至同一所述第二引脚122的三个芯片20所对应的芯片基座110设置于所述第二引脚122的周围。
再例如，如图4B所示，所述半导体器件1包括四个芯片20，其中两个芯片20分别通过一引线连接至同一第二引脚122，另外两个芯片20分别通过一引线L连接至另一第二引脚122。在图4B所示的半导体器件1的结构中，电性连接至同一所述第二引脚122的两个芯片20所对应的芯片基座110分别设置于对应的第二引脚122的周围。
由此，在本申请中，通过第二引脚122的设置，实现了半导体器件1内部空间的合理排布，在不影响半导体器件1的所有信号功能的基础上，提高了半导体器件1内部空间的使用率、减少了外引脚的排布。
本申请同时还提供引线框架10，所述引线框架10在切割后能够获得如图3A所示的芯片基座110和第一引脚121，并在装贴金属件后形成第二引脚122。
具体地，所述引线框架10具有至少一以一闭合的封装线W定义的框架单元，如图5所示，例如所述引线框架10具有两个框架单元。如图5所示，每一所述框架单元包括：复数个芯片基座110和第一引脚121。每一第一引脚121的一端延伸至所述封装线W，并沿着所述封装线W排列设置。所述复数个第一引脚121与所述复数个芯片基座110通过一外框11相互连接。如图5所示，所述引线框架10还包括至少一第二引脚122，所述第二引脚122与所述封装线W分隔并独立设置，所述第二引脚122独立于所述外框11，并且，所述第二引脚122被多个所述芯片基座110环抱。
在本申请中，所述引线框架10中的所述芯片基座110用于承载外部的芯片，电性连接至同一所述第二引脚122的芯片所对应的芯片基座110设置于所述第二引脚122的周围，并且，电性连接至同一第一引脚121的芯片所对应的芯片基座110设置于所述框架单元的角隅。
以下结合图6及图7A至图7G，详细描述本申请所述半导体器件1的制造方法，其中，在图7A至图7G中，以单个引线框架为例。
如图6及图7A所示，本申请所述半导体器件的制造方法首先包括步骤S1：提供一引线框架10、一承载膜P、至少一金属件M和复数个芯片20。所述引线框架10具有上文及图5所示的复数个芯片基座110和复数个第一引脚121。
如图6及图7B所示，本申请所述半导体器件的制造方法包括步骤S21：将所述引线框架10设置于所述承载膜P上。以一粘性层将所述引线框架10固定于所述承载膜P上，并且，所述粘性层在加热条件下具有粘着性而在降温条件下粘着性逐渐减小。所述粘性层可以由本领域中应用于半导体器件的常规粘性材料制成，并且具有加热条件下具有粘着性而在降温条件下粘着性逐渐减小的特性。所述粘性材料例如但不限于丙烯酸基胶粘剂、硅基胶粘剂或热熔性胶水。所述承载膜P及粘性层的一个具体实施例可以是本领域的市售商品QFN封装胶带(或称QFN封装支撑膜、QFN胶带、QFN载带等)，该QFN封装胶带具有聚酰亚胺基层和设置于聚酰亚胺基层的一表面上的粘性材料层，可以实现加热工序中具有粘着性以实现临时固定作用，而室温环境下粘着性低以实现易于剥离且不残留的作用。
如图6及图7C所示，本申请所述半导体器件的制造方法包括步骤S22：将所述金属件M设置于所述承载膜P上。与步骤S21相似的，以一粘性层将所述金属件M固定于所述承载膜P上，并且，所述粘性层在加热条件下具有粘着性而在降温条件下粘着性逐渐减小。所述金属件M即构成图3A所示的本申请所述半导体器件1内的所述第二引脚122。
如图6及图7D所示，本申请所述半导体器件的制造方法包括步骤S3：将芯片20设置于所述引线框架10上，尤其是所述引线框架10的芯片基座110上。在本步骤中，以常规工艺将所述芯片20贴设于所述引线框架10上。
如图6及图7E所示，本申请所述半导体器件的制造方法包括步骤S4：形成多条引线L，以使每一芯片20电性连接至所述金属件M及所述引线框架10的复数个第一引脚121。在本步骤中，以常规工艺形成所述引线L。
如图6及图7F所示，本申请所述半导体器件的制造方法包括步骤S5：形成塑封体30以包封所述复数个芯片20、所述复数个芯片基座110、所述金属件M、所述复数个第一引脚121以及所述多条引线L。
如图6及图7G所示，本申请所述半导体器件的制造方法包括步骤S6：去除所述承载膜P并切割，以形成半导体器件1。由于在步骤S5中是在所述承载膜P上形成塑封体30，因而，在本步骤去除所述承载膜P后，如图3B所示，最终获得的所述半导体器件1的第一引脚121及由所述金属件构成的第二引脚122的至少部分表面暴露于所述半导体器件1的表面S。
本申请已由上述相关实施例加以描述，然而上述实施例仅为实施本申请的范例。必需指出的是，已公开的实施例并未限制本申请的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本申请的范围内。

Claims (12)

1.一种半导体器件，包括复数个芯片，其特征在于，所述半导体器件还包括：
复数个芯片基座，用于承载所述芯片；
复数个一端延伸至半导体器件边缘的第一引脚；以及，
至少一与所述半导体器件边缘分隔并独立设置的第二引脚，其中，所述第二引脚被多个所述芯片基座环抱，至少两个所述芯片可电性连接至同一所述第二引脚。
2.如权利要求1所述的半导体器件，其特征在于，电性连接至同一所述第二引脚的芯片所对应的芯片基座设置于所述第二引脚的周围。
3.如权利要求1所述的半导体器件，其特征在于，所述复数个第一引脚沿着所述半导体器件的边缘排列设置。
4.如权利要求1至3中任一项所述的半导体器件，其特征在于，电性连接至同一所述第二引脚的芯片所对应的芯片基座设置于所述半导体器件的角隅。
5.如权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括引线，所述复数个芯片通过所述引线电性连接至所述复数个第一引脚和所述第二引脚。
6.如权利要求5所述的半导体器件，其特征在于，所述半导体器件还包括塑封体，所述塑封体封装所述复数个芯片、所述复数个芯片基座、所述复数个第一引脚、所述第二引脚以及所述引线，以形成所述半导体器件。
7.如权利要求6所述的半导体器件，其特征在于，所述复数个第一引脚及所述第二引脚的至少部分表面暴露于所述半导体器件的一表面。
8.一种引线框架，用于构建一包含复数个芯片的半导体器件，其特征在于，所述引线框架具有至少一以一闭合的封装线定义的框架单元，所述框架单元包括：
复数个芯片基座，用于承载芯片；
复数个一端延伸至所述封装线的第一引脚；以及，
至少一与所述封装线分隔并独立设置的第二引脚，其中，所述第二引脚被多个所述芯片基座环抱，至少两个所述芯片可电性连接至同一所述第二引脚。
9.如权利要求8所述的引线框架，其特征在于，所述复数个第一引脚与所述复数个芯片基座通过一外框相互连接，所述第二引脚独立于所述外框。
10.如权利要求8所述的引线框架，其特征在于，电性连接至同一所述第二引脚的芯片所对应的芯片基座设置于所述第二引脚的周围。
11.如权利要求8所述的引线框架，其特征在于，所述复数个第一引脚沿着所述封装线排列设置。
12.如权利要求8至11中任一项所述的引线框架，其特征在于，电性连接至同一第一引脚的芯片所对应的芯片基座设置于所述框架单元的角隅。
CN202122076189.0U 2021-08-31 2021-08-31 半导体器件和引线框架 Active CN215377403U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202122076189.0U CN215377403U (zh) 2021-08-31 2021-08-31 半导体器件和引线框架

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202122076189.0U CN215377403U (zh) 2021-08-31 2021-08-31 半导体器件和引线框架

Publications (1)

Publication Number Publication Date
CN215377403U true CN215377403U (zh) 2021-12-31

Family

ID=79619561

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202122076189.0U Active CN215377403U (zh) 2021-08-31 2021-08-31 半导体器件和引线框架

Country Status (1)

Country Link
CN (1) CN215377403U (zh)

Similar Documents

Publication Publication Date Title
US7737537B2 (en) Electronic device
JP3205235B2 (ja) リードフレーム、樹脂封止型半導体装置、その製造方法及び該製造方法で用いる半導体装置製造用金型
US6307257B1 (en) Dual-chip integrated circuit package with a chip-die pad formed from leadframe leads
JP3704304B2 (ja) リードフレーム及びその製造方法並びに該リードフレームを用いた半導体装置の製造方法
US5646829A (en) Resin sealing type semiconductor device having fixed inner leads
US6677665B2 (en) Dual-die integrated circuit package
JP3837215B2 (ja) 個別半導体装置およびその製造方法
US7642638B2 (en) Inverted lead frame in substrate
CN104299948A (zh) 具有芯片贴装焊盘的腔体封装
JPH09252014A (ja) 半導体素子の製造方法
JP6164895B2 (ja) 半導体装置の製造方法
US20050110127A1 (en) Semiconductor device
JP3522177B2 (ja) 半導体装置の製造方法
CN215377403U (zh) 半导体器件和引线框架
CN115732452A (zh) 半导体器件及其制造方法和引线框架
US20030057529A1 (en) Package for a discrete device and manufacturing method of the same
US11171077B2 (en) Semiconductor device with lead frame that accommodates various die sizes
US20010042912A1 (en) Dual-die integrated circuit package
JP4317665B2 (ja) 樹脂封止型半導体装置の製造方法
JP3821865B2 (ja) 半導体装置の製造方法
KR20000011664A (ko) 반도체장치및그제조방법
JP2001077275A (ja) リードフレームとそれを用いた樹脂封止型半導体装置の製造方法
JPH0430563A (ja) 半導体集積回路装置
JP2002164496A (ja) 半導体装置およびその製造方法
JP2001077136A (ja) 樹脂封止型半導体装置の製造方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant