CN215266279U - 一种芯片的供电结构及芯片 - Google Patents
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Abstract
本实用新型公开了一种芯片的供电结构及芯片，所述芯片的供电结构适用于基于DUP金属丝键合封装的芯片，其包括：若干电源条线以及设置在芯片上的若干芯片开窗；每一所述电源条线与对应的芯片开窗处的金属层连接。通过实施本实用新型的实施例能够改善芯片的I R压降。
Description
技术领域
本实用新型涉及芯片封装技术领域，尤其涉及一种芯片的供电结构及芯片。
背景技术
DUP,即Diode under pad,指的是芯片封装开窗位于芯片输入/输出管脚单元正上方，通常称之为DUP金属丝键合物理设计技术。交错式DUP开窗单元放置在芯片输入输出管脚单元正上方，为了保证DUP开窗单元和芯片输入/输出管脚充分连接，需要使芯片的输/入输出管脚与其对应的开窗单元具有相同的物理中心点坐标。
在现有技术中采用上述DUP金属丝键合封装技术，整颗芯片供电方式为：首先通过系统供电模块送电源至芯片开窗位置，而后电流通过开窗位置流入芯片电源输入管脚，电源输入管脚连接到电源环上,同时整个芯片的电源条线也会连接到电源环上，最后形成一个完整的芯片供电网络。这种供电方式对于工艺(>90nm)与规模较小的设计而言芯片的IR-Drop(指的是出现在集成电路中电源和地网络上电压下降或升高的一种现象)，可以满足需求，但是随着工艺尺寸越来越小，芯片的电源输入输出管脚的宽度越来越窄，导致电阻值上升使得芯片IR压降无法满足设计需求。
发明内容
本实用新型实施例提供一种芯片的供电结构及芯片，能够改善芯片的IR压降。
本实用新型一实施例提供一种芯片的供电结构，适用于基于DUP金属丝键合封装的芯片，其特征在于，包括：若干电源条线以及设置在芯片上的若干芯片开窗；每一所述电源条线与对应的芯片开窗处的金属层连接。
进一步的，所述电源条线为所述芯片顶层的金属线。
进一步的，还包括分布于所述芯片的周侧的电源管脚；所述芯片每相对的两侧的电源管脚对称设置。
进一步的，所述芯片每侧的电源管脚等间距分布。
进一步的，还包括：ESD模块；每一所述电源条线通过所述ESD模块与对应的芯片开窗处的金属层连接。
在上述实施例的基础上，本实用新型另一实施例提供了一种芯片，所述芯片基于DUP金属丝键合封装方式进行封装，且所述芯片包括本实用新型上述任意一项所述的芯片的供电结构。
通过实施本实用新型实施例具有如下有益效果：
本实用新型实施例提供了一种芯片的供电结构及芯片，该供电结构适用于基于DUP金属丝键合封装的芯片，其包括，若干电源条线以及设置在芯片上的若干芯片开窗；每一所述电源条线与对应的芯片开窗处的金属层连接。相比与现有技术，在本实用新型中电源条线不再与电源管脚连接，而是直接与开窗处的金属层连接，这样外部电流直接由开窗位置的金属层流入电源条线为芯片供电，由于使用电源管脚因此整个电源网络的电阻值降低，使得芯片的IR压降得到改善。
附图说明
图1是现有技术中DUP金属丝键合封装的芯片的供电结构的结构示意图。
图2是本实用新型一实施例提供的一种芯片的供电结构的结构示意图。
图3是本实用新型一实施例提供的一种芯片的供电结构中电源管脚的排布示意图。
图4是本实用新型一实施例提供的一种芯片的供电结构中数字电源供电主网络的示意图。
图5是本实用新型一实施例提供的一种芯片的供电结构的又一结构示意图。
附图标记说明：电源条线1、芯片开窗2、金属层3、电源管脚4以及ESD模块5。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
首先对现有基于DUP金属丝键合封装的芯片的供电结构进行说明：如图1所示，在现有基于DUP金属丝键合封装的芯片中，芯片开窗2的位置位于芯片输入/输出管脚(包括电源输入/输出管脚以及信号输入/输出管脚)的正上方。系统电源经芯片开窗2流入电源管脚3，然后在经过电源管脚3流入电源条线1中。这样的话由于需要经过电源管脚2,使得整个电源供电网络的电阻值较高，IR压降较为明显，如果芯片的全局IR压降过高，则逻辑门就有功能故障，使芯片彻底失效。
为解决上述问题，本实用新型一实施例提供了一种芯片的供电结构，该供电结构适用于基于DUP金属丝键合封装的芯片，其包括若干电源条线以及设置在芯片上的若干芯片开窗；每一所述电源条线与对应的芯片开窗处的金属层连接。
具体的如图2所示，在芯片上设置有若干个芯片开窗、芯片内的电源条线1直接与每个芯片开窗处的金属层3直接连接。这样外部电流直接由开窗位置的金属层流入电源条线为芯片供电，由于使用电源管脚因此整个电源网络的电阻值降低，使得芯片的IR压降得到改善，降低了整个电源网络的IR压降。在一个优选的实施例中所述电源条线为所述芯片顶层的金属线。在实际情况中，使用芯片最高两层的金属线(一层是横向排布的金属丝，另一层是纵向排布的金属丝)作为电源条线,且各金属丝与芯片开窗处的金属层相连接，使得电流直接从最高层厚金属注入芯片电源网络，形成闭合的物理电源网络，使得电源网络电阻尽可能小。
如图3所示，在一个优选的实施例中，所述的芯片的供电结构，还包括分布于所述芯片的周侧的电源管脚4(包括电源输入管脚和电源输出管脚)；所述芯片每相对的两侧的电源管脚4对称设置。所述芯片每侧的电源管脚4等间距分布。由于芯片是基于DUP金属丝键合封装的，芯片上的芯片开窗的位置是位于芯片输入/输出管脚的正上方的。因此当电源管脚4均匀对称的分布在芯片的周侧时，其电源管脚4上的对应的芯片开窗会在芯片的周侧均匀对称分布，这样用于接入系统电源的芯片开窗处的金属层也会在芯片的周侧均匀对称分布，最终电源条线连接金属层后，电源条线会在芯片中均匀排布，从而保证整个芯片的均匀供电。最终形成的数字电源供电主网络如图4所示。
如图5所示，在一个优选的实施例中，还包括：ESD模块5；每一所述电源条线通过所述ESD模块5与对应的芯片开窗处的金属层连接。由于采用芯片开窗处金属层与电源条线直接连接的方式存在ESD的潜在风险，因此为了改善ESD(电迁移)问题，在这一实施例中加入ESD模块5，电源条线连接ESD模块5后再与金属层连接。
在上述实施例的基础上，本实用新型另一实施例提供了一种芯片，该芯片基于DUP金属丝键合封装方式进行封装且包括本实用新型上述任意一项所述的芯片的供电结构。
通过实施本实用新型上述实施例能够降低芯片的IR压降并改善电迁移问题。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本实用新型的保护范围。
Claims (6)
1.一种芯片的供电结构，适用于基于DUP金属丝键合封装的芯片，其特征在于，包括：若干电源条线以及设置在芯片上的若干芯片开窗；每一所述电源条线与对应的芯片开窗处的金属层连接。
2.如权利要求1所述的芯片的供电结构，其特征在于，所述电源条线为所述芯片顶层的金属线。
3.如权利要求1所述的芯片的供电结构，其特征在于，还包括分布于所述芯片的周侧的电源管脚；所述芯片每相对的两侧的电源管脚对称设置。
4.如权利要求3所述的芯片的供电结构，其特征在于，所述芯片每侧的电源管脚等间距分布。
5.如权利要求1所述的芯片的供电结构，其特征在于，还包括：ESD模块；每一所述电源条线通过所述ESD模块与对应的芯片开窗处的金属层连接。
6.一种芯片，基于DUP金属丝键合封装方式进行封装，其特征在于，包括如权利要求1-5任意一项所述的芯片的供电结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202121320507.7U CN215266279U (zh) | 2021-06-11 | 2021-06-11 | 一种芯片的供电结构及芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202121320507.7U CN215266279U (zh) | 2021-06-11 | 2021-06-11 | 一种芯片的供电结构及芯片 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN215266279U true CN215266279U (zh) | 2021-12-21 |
Family
ID=79479421
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202121320507.7U Active CN215266279U (zh) | 2021-06-11 | 2021-06-11 | 一种芯片的供电结构及芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN215266279U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114864525A (zh) * | 2022-07-08 | 2022-08-05 | 之江实验室 | 适用于晶上集成的晶圆基板标准集成区域布线结构与方法 |
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2021
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN114864525A (zh) * | 2022-07-08 | 2022-08-05 | 之江实验室 | 适用于晶上集成的晶圆基板标准集成区域布线结构与方法 |
| CN114864525B (zh) * | 2022-07-08 | 2022-10-21 | 之江实验室 | 适用于晶上集成的晶圆基板标准集成区域布线结构与方法 |
| US12112115B2 (en) | 2022-07-08 | 2024-10-08 | Zhejiang Lab | Routing structure and method of wafer substrate with standard integration zone for integration on-wafer |
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