CN215183972U - 一种终端结构及半导体器件 - Google Patents

Abstract

本申请公开了一种终端结构及半导体器件，终端结构包括第一导电类型的漂移区，漂移区设置有沟槽、第一导电类型的掺杂区和第二导电类型的第一体区，沟槽包括第一深度区、第二深度区和第三深度区；第一深度区填充介电材料，介电材料中插入第一电极，第二深度区设置有第一多晶硅场板；第一多晶硅场板和第一电极连接第二电极，第三深度区设置有第二多晶硅场板，掺杂区和第二多晶硅场板上设置截止环。该终端结构，第一多晶硅场板防止第一体区与漂移区形成的PN结被提前击穿，第一电极防止第一深度区的底部角落处被提前击穿，第二多晶硅场板防止击穿发生在截止环。该结构在提升终端结构耐压的同时，使终端结构的面积减小。

Description

一种终端结构及半导体器件

技术领域

本申请涉及半导体器件技术领域，具体涉及一种终端结构及半导体器件。

背景技术

功率半导体器件是电力电子电路中的核心器件之一，广泛应用于电机驱动器、汽车、电源等。功率器件包括除用于导流的有源区外，还包括位于有源区外围的非有源区(即终端区)。终端区是用于缓解结曲率效应，以保证有源区的击穿电压，防止器件在芯片边缘处击穿，确保器件在恶劣的工作环境下不受外界影响。

传统的终端结构包括场板、场限环、结终端扩展、横向变掺杂和阻性长板等。传统包括场限环或场板的终端结构，特别是高耐压等级的终端结构，尺寸过大。结终端扩展和横向变掺杂的结构，虽然终端结构长度较小，但由于表面浓度低，其容易受表面电荷影响。在恒定的电流密度下，有源区的面积将随着电流额定值的降低线性减小，而终端的宽度几乎没有改变，导致小尺寸芯片的终端区面积占总芯片面积比例大幅增加，从而使成本急剧上升。

现有的一种深沟槽终端结构，其沟槽深度大，从漂移区一直延伸至衬底区域，该终端结构长度虽然可以大幅减小，但该深沟槽终端结构在沟槽附近电场高，击穿发生在终端区，影响器件长期可靠性。此外，由于沟槽深度大，需延伸至衬底区域，进一步限制了该终端结构的应用范围。

实用新型内容

鉴于此，本申请提供了一种终端结构及半导体器件，以解决现有的深沟槽终端结构容易在沟槽附近发生击穿的问题。

本申请实施例提供的一种终端结构，包括第一导电类型的漂移区，所述漂移区设置有沟槽，所述沟槽的两侧分别设有第一导电类型的掺杂区和第二导电类型的第一体区；

所述沟槽的表面设置有第一氧化层；

所述沟槽为T型沟槽，包括第一深度区、第二深度区和第三深度区，所述第二深度区位于所述第一深度区与所述第一体区之间，所述第三深度区位于所述第一深度区与所述掺杂区之间，所述第二深度区的深度和所述第三深度区的深度均小于所述第一深度区的深度，且大于所述第一体区的结深；

所述第一深度区填充有介电材料，所述介电材料中插入有第一电极，所述第二深度区设置有第一多晶硅场板，所述第三深度区设置有第二多晶硅场板，所述第一多晶硅场板的宽度大于等于所述第一电极的宽度；

所述第一体区上设置有第二电极，所述第二电极靠近所述沟槽的一端分别与所述第一多晶硅场板和所述第一电极连接；

所述第一体区与所述第二电极之间设置有第二氧化层，所述第二氧化层远离所述沟槽的一端相对所述第一体区内缩；

所述掺杂区及所述第二多晶硅场板上设置有截止环，所述截止环与所述第二电极之间设置有第三氧化层。可选的，所述终端结构还包括第二导电类型的第二体区，所述第二体区通过所述第一氧化层分别与所述第一深度区以及所述第二深度区紧邻设置。

可选的，所述第一电极的插入深度大于所述第二深度区或第三深度区的深度。

可选的，所述第二深度区的深度等于所述第三深度区的深度。

可选的，所述漂移区的底部设有衬底。

可选的，所述沟槽由所述漂移区的顶部向底部延伸，且所述第一深度区的深度小于所述漂移区的深度。

可选的，所述第一深度区靠近所述第一体区一侧的边缘与所述第一电极的距离为0.2～5um。

可选的，所述第一导电类型为N型导电，所述第二导电类型为P型导电；

或所述第一导电类型为P型导电，所述第二导电类型为N型导电。

可选的，所述介电材料为苯并环丁烯树脂。

本申请实施例还提供了一种半导体器件，其特征在于，包括如上所述各实施例的终端结构。

如上所述，本申请实施例的终端结构，在漂移区设置有T型的沟槽，沟槽包括第一深度区、第二深度区和第三深度区，第二深度区中设置有第一氧化层和第一多晶硅场板，第一多晶硅场板构成一级场板，一级场板可在第二深度区的角落处引入一个电场峰值，降低了第一体区与漂移区形成的PN结处的电场，防止PN结处被提前击穿；

第一深度区设置有第一氧化层和介电材料，介电材料中插入有第一电极，第二深度区的一侧设置有第一体区，第一体区上设置有第二电极，第二电极将第一多晶硅场板和第一电极短接，实现电位相同；第一电极构成二级场板，二级场板在与第一电极的末端大致平齐的第一深度区的边缘处引入一个电场峰值，降低了第一深度区的底部角落处的电场，防止第一深度区的底部角落处被提前击穿。

第三深度区设置有第一氧化层和第二多晶硅场板，第三深度区的一侧设置有掺杂区，掺杂区及第二多晶硅场板上设置有截止环，截止环与第二多晶硅场板连接，实现电位相等，可以平衡第一多晶硅场板产生的电场，降低第一深度区靠近第二深度区一侧边缘的电场，防止击穿发生在截止环区域，截止环与第二电极之间设置有隔离电位的第三氧化层。沟槽表面的电场分布比现有的沟槽终端结构更加均匀，从而获得理想的平面击穿电压。此外，第一氧化层和介电材料提高了沟槽内电场强度，从而可以减小功率器件终端尺寸。与传统的终端结构相比，本申请实施例的T型沟槽终端结构，尺寸小，耐压性更好。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例的一种终端结构示意图；

图2是图1的终端结构电场分布示意图；

图3是本申请实施例的另一种终端结构示意图；

图4是本申请实施例提供的终端结构的制作方法的流程示意图。

具体实施方式

下面通过实施例对本申请的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

本申请实施例提供了一种终端结构，如图1所示，该终端结构包括第一导电类型的漂移区1，漂移区1设置有沟槽2，沟槽2的两侧分别设有第一导电类型的掺杂区12和第二导电类型的第一体区11。在其中一个实施例中，漂移区1可以采用单晶硅、碳化硅、砷化镓、磷化铟和锗硅中的至少一种进行制作。另外，第一导电类型可以是P型导电，相应地第二导电类型是N型导电。在其他实施例中，第一导电类型可以是N型导电，相应地第二导电类型是P型导电。

以第一导电类型是N型导电、第二导电类型是P型导电为例，该终端结构包括N型漂移区1，N型漂移区1上设置有P型导电的第一体区(下文称为第一P型区)11、N型导电的掺杂区(下文称为N+区)12和沟槽2，沟槽2位于第一P型区11和N+区12之间，在其中一个实施例中，第一P型区11位于沟槽2的左侧，N+区12位于沟槽2的右侧，沟槽2将第一P型区11和N+区12隔开，沟槽2的整个表面设置有第一氧化层21，在其中一个实施例中，第一氧化层21可以是二氧化硅。

沟槽2为T型沟槽，包括第一深度区22、第二深度区23和第三深度区24，第二深度区23位于第一深度区22与第一P型区11之间，第三深度区24位于第一深度区22与N+区12之间，第二深度区23、第三深度区24的深度小于第一深度区22的深度，且大于第一P型区11的结深。即第一深度区22、第二深度区23和第三深度区24构成T型的沟槽，沟槽2靠近第一P型区11一侧的侧壁为阶梯型，沟槽2靠近N+区12一侧的侧壁也为阶梯型。沟槽2中，台阶231以上的区域为第二深度区23，台阶241以上的区域为第三深度区24，沟槽2的槽底221以上的区域为第一深度区22。

在其中一个实施例中，第二深度区23的深度可以是1～10um，第三深度区24的深度也可以是1～10um，在满足第二深度区23和第三深度区24的深度小于第一深度区22的深度的前提下，第一深度区22的深度可以是3～100um。在其中一个实施例中，第一深度区22表面的第一氧化层21的厚度可以是

在其他实施例中，第二深度区23和第三深度区24的表面的第一氧化层21的厚度可以是

第一深度区22填充有介电材料3，介电材料3中插入有第一电极41。介电材料3优选为低介电常数的材料，例如苯并环丁烯树脂(BCB)。第一电极41可以是金属电极，例如铝电极，铜电极等。第二深度区23设置有第一多晶硅场板42，第三深度区24内设置有第二多晶硅场板45，例如，可以在第二深度区23和第三深度区24分别填充多晶硅材料。

第一P型区11上设置有第二电极43，第二电极43分别与多晶硅场板42和第一电极41连接。即第二电极43将第一多晶硅场板42和第一电极41短接，实现电位相同。第二电极43可以采用与第一电极41相同的金属材料制作，从而可以在同一道工序中淀积第一电极41和第二电极43的金属层。

第一P型区11与第二电极43之间设置有第二氧化层13，第二氧化层13远离沟槽2的一端相对第一P型区11内缩，即第二电极43与第一P型区11在远离沟槽2的一端连接。在其中一个实施例中，第二氧化层13靠近沟槽2的一端延伸至沟槽2的敞口处，与第一氧化层21相连。第二氧化层13可以是二氧化硅。

N+区12和第二多晶硅场板45上设置有截止环44；截止环44与第二电极43之间设置有第三氧化层16，第三氧化层16将截止环44与第二电极43隔开。在其中一个实施例中，第三氧化层16可以是二氧化硅，其厚度可以是

能够起到良好的电位隔离作用。

上述实施例的终端结构，内电场在O1、O2、O3和O4处的电场分布如图2所示。第一多晶硅场板42作为一级场板，可在第二深度区23的角落O2处引入一个电场峰值，有效降低PN结O1处的电场，防止PN结O1处被提前击穿。第一深度区22中的第一电极41作为二级场板，在与第一电极41的末端大致平齐的第一深度区22的边缘O3处引入一个电场峰值，可有效降低第一深度区22的角落O4处的电场，防止击穿发生在第一深度区22的角落O4处。第二多晶硅场板45与截止环44短接，电位相等，可以平衡第一多晶硅场板42产生的电场，降低第一深度区22右侧边缘的电场，防止击穿发生在截止环44区域。沟槽2表面的电场分布更加均匀，从而获得理想的平面击穿电压。此外，第一氧化层和介电材料提高了沟槽2内电场强度，从而可以减小功率器件终端尺寸。与传统的终端结构相比，本申请实施例的具有两级场板的T型沟槽终端结构，尺寸小，耐压性更好。需要说明的是，上述实施例中，T型沟槽只是形象描述第二深度区23和第三深度区24的深度均小于第一深度区22的深度，且第二深度区23和第三深度区24位于第一深度区22的两侧，并不意味第二深度区23和第三深度区24的深度必然相同，在一些实施例中，第二深度区23的深度可以大于或者小于第三深度区24的深度，优选的，第二深度区23的深度等于第三深度区24的深度，这样可以在一次蚀刻工序中完成第二深度区23和第三深度区24的加工。

在其中一个实施例中，终端结构还可以包括第二导电类型的第二体区14，第二体区14通过第一氧化层21分别与第一深度区22以及第二深度区23紧邻设置。继续以第一导电类型是N型导电、第二导电类型是P型导电为例，如图3所示，第二导电类型的第二体区(下文称为第二P型区)14，位于第二深度区23下方，并在第一深度区22的左侧与第一深度区22相邻，第二P型区14与第二深度区23之间通过第一氧化层21隔开，第二P型区14与第一深度区22之间通过第一氧化层21隔开。

上述实施例中，通过在第二深度区23的下方增加第二P型区14，扩大了从第二P型区14延伸到N型漂移区1的耗尽区，降低了台阶231附近的PN结电场，防止第二深度区23的边缘PN结处(O1位置附近)提前击穿。

在其中一个实施例中，第一电极41的插入深度大于第二深度区23或第三深度区的深度。也就是说使第一电极41的末端尽量靠近第一深度区22的底部，最大程度降低第一深度区22的角落O4处的电场。作为一个优选实施例，第一深度区22靠第一P型区11一侧的边缘与第一电极的距离d可以是0.2～5um，也可以最大程度降低第一深度区22的角落O4处的电场。

在其中一个实施例中，N型漂移区1的底部设有衬底。当该终端结构应用于金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)或快恢复二极管FRD(Fast Recovery Diode)中时，该衬底为N+型衬底；当该终端结构应用于绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)中时，该衬底为P型衬底。

结合第一导电类型是N型导电、第二导电类型是P型导电的终端结构实施例，第一导电类型的衬底可以是N+衬底15，具体可以在完成终端结构的其他功能层制作后，对N型漂移区1的底部进行减薄，然后通过离子注入形成N+衬底15。在其中一个实施例中，沟槽2由N型漂移区1的顶部向底部延伸，且沟槽2的深度小于N型漂移区1的深度，即第一深度区22的槽底221与N+衬底15存在间距，第一深度区22未延伸至N+衬底15中。

需要说明的是，上述实施例终端结构，仅以第一导电类型是N型导电、第二导电类型是P型导电为例进行举例，作为本领域技术人员公知的，将N型导电类型与P型导电类型互换，可以得到类似结构的其他实施例的终端结构。

本申请实施例还提供了一种半导体器件，该半导体器件包括上述各实施例中的终端结构。该半导体器件可以是金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)、快恢复二极管(Fast RecoveryDiode，FRD)或绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)。

本申请实施例还提供了一种终端结构的制作方法，请参阅图4，图4是本申请实施例提供的终端结构的制作方法的流程示意图。图4中，该方法包括如下步骤：

S401、提供第一导电类型的漂移区。在其中一个实施例中，漂移区可以采用单晶硅、碳化硅、砷化镓、磷化铟或锗硅中的一种进行制作，例如在单晶硅中注入P原子形成N型导电的漂移区，也可以在单晶硅中注入B原子形成P型导电的漂移区。在其中一个实施例中，第一导电类型可以是P型导电，相应地第二导电类型是N型导电。在其他实施例中，第一导电类型可以是N型导电，相应地第二导电类型是P型导电。

以第一导电类型是N型导电、第二导电类型是P型导电为例，制作一N型漂移区1。

S402、在N型漂移区1的顶部蚀刻第一深度区。在其中一个实施例中，可以通过蚀刻液或激光在N型漂移区1的顶部蚀刻第一深度区22。

S403、在第一深度区22的表面制作第一氧化层21。在其中一个实施例中，可以通过外延生长的方式在第一深度区22的表面制作第一氧化层21。

S404、在第一深度区22填充介电材料3。在其中一个实施例中，可以在第一深度区22中淀积介电材料3，例如BCB材料。

S405、在N型漂移区1的顶部蚀刻第二深度区23和第三深度区24，其中，第二深度区23和第三深度区24分别位于第一深度区22的两侧，第二深度区23的深度和第三深度区24的深度均小于第一深度区22的深度，第一深度区22、第二深度区23和第三深度区24形成T型的沟槽2。在其中一个实施例中，可以通过蚀刻液或激光光刻在N型漂移区1的顶部位于第一深度区22的两侧同时蚀刻第二深度区23和第三深度区24，蚀刻深度小于第一深度区22的深度，使第一深度区22、第二深度区23和第三深度区24形成T型的沟槽2。

S406、在第二深度区23和第三深度区24的表面制作第一氧化层21。在其中一个实施例中，可以通过外延生长的方式在第二深度区23和第三深度区24的表面制作第一氧化层21，第一氧化层21可以是二氧化硅。

S407、在第二深度区23和第三深度区24分别制作第一多晶硅场板42和第二多晶硅场板45。在其中一个实施例中，可以在第二深度区23和第三深度区24中淀积多晶硅材料。

S408、在N型漂移区1的顶部靠近第二深度区23的一侧制作第二导电类型的第一体区(即第一P型区)11，第一P型区11的结深小于第二深度区23的深度。在其中一个实施例中，首先对在N型漂移区1的顶部位于第二深度区23的左侧区域进行光刻，然后通过离子注入的方式在注入B原子，形成第一P型区11，其中，第一P型区11的结深小于第二深度区23的深度。

S409、在N型漂移区1的顶部靠近第三深度区24的一侧制作第一导电类型的掺杂区(即N+区)12。在其中一个实施例中，首先对在N型漂移区1的顶部位于第三深度区24的右侧区域进行光刻，然后通过离子注入的方式注入P原子，形成N+区12。

S410、在第一P型区11上制作第二氧化层13，同时在介电材料3上制作第三氧化层16，其中，第二氧化层13远离沟槽2的一端相对第一P型区11内缩，第三氧化层16远离第三深度区24的一端相对介电材料3内缩。在其中一个实施例中，可以在第一P型区11的表面淀积第二氧化层13，在N+区12的表面和介电材料3的表面部分区域淀积第三氧化层16，第二氧化层13、第三氧化层16可以同时是二氧化硅。

S411、在介电材料3中制作第一电极41，第一电极41插入介电材料3，并且第三氧化层16位于第一电极41与第三深度区24之间的介电材料3的表面；在第二氧化层13上制作第二电极43，其中，第二电极43依次覆盖第一P型区11的顶部暴露区域、第二氧化层13的表面、第一多晶硅场板42的表面以及部分介电材料3的表面，并与第一电极41连接。在其中一个实施例中，通过激光在介电材料3中刻蚀电极槽，然后对电极槽及电极槽左侧区域进行金属淀积，再进行光刻，得到第一电极41和第二电极43，其中第一电极41插入介电材料3(电极槽)中，第二电极43依次覆盖第一P型区11的顶部暴露区域、第二氧化层13的表面、第一多晶硅场板42的表面以及部分介电材料3的表面，并与第一电极41连接。

在其他实施例中，在步骤S411之后还可以包括步骤S412：在N型漂移区1的底部制作衬底。可以首先对N型漂移区1的背面进行减薄处理，然后通过离子注入的方式注入P原子形成N+衬底15。其中，第一深度区22的槽底221与N+衬底15存在间距，即第一深度区22未延伸至N+衬底15中。

优选的，在步骤S405和步骤S406之间，还可以包括步骤S4051：在第二深度区23的底部制作第二导电类型的第二体区(第二P型区)14。在其中一个实施例中，首先对第二深度区23的底部进行光刻，然后通过离子注入的方式在注入B原子，形成第二P型区14。

综上所述，本申请实施例的终端结构，在漂移区1上设置有T型的沟槽2，沟槽2包括第一深度区22、第二深度区23和第三深度区，第二深度区23中设置有第一氧化层21和第一多晶硅场板42，第一多晶硅场板42构成一级场板；第一深度区22设置有第一氧化层21和介电材料3，介电材料3中插入有第一电极41，第一电极41构成二级场板；第二深度区23的一侧设置有第一体区11，第一体区11上设置有第二电极43，第二电极43将第一多晶硅场板42和第一电极41短接，实现电位相同；第三深度区设置有第一氧化层和第二多晶硅场板，第三深度区的一侧设置有掺杂区，掺杂区上设置有截止环，截止环与第二多晶硅场板连接，实现电位相等，可以平衡第一多晶硅场板产生的电场，降低第一深度区靠近第二深度区一侧边缘的电场，防止击穿发生在截止环区域，截止环与第二电极之间设置有隔离电位的第三氧化层。

本申请实施例的T型沟槽终端结构，一级场板可在第二深度区23的角落处引入一个电场峰值，降低了第一体区11与漂移区1形成的PN结处的电场，防止PN结处被提前击穿；二级场板在与第一电极41的末端大致平齐的第一深度区22的边缘处引入一个电场峰值，降低了第一深度区22的底部角落处的电场，防止第一深度区22的底部角落处被提前击穿，第二多晶硅场板降低了第一深度区靠近第二深度区一侧边缘的电场，防止击穿发生在截止环区域。沟槽2表面的电场分布比现有的沟槽终端结构更加均匀，从而获得理想的平面击穿电压。此外，第一氧化层21和介电材料3提高了沟槽内电场强度，从而可以减小功率器件终端尺寸。与传统的终端结构相比，本申请实施例的T型沟槽终端结构，尺寸小，耐压性更好。

此外，本申请实施例还可以通过在第二深度区23的下方增加第二导电类型的第二体区14，扩大了从第二体区14延伸到N型漂移区1的耗尽区，降低了台阶231附近的PN结电场，防止第二深度区23的边缘PN结处(O1位置附近)提前击穿。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

另外，在本申请的描述中，需要理解的是，术语“上”、“下”、“左”、“右”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

Claims (10)

1.一种终端结构，包括第一导电类型的漂移区，其特征在于，所述漂移区设置有沟槽，所述沟槽的两侧分别设有第一导电类型的掺杂区和第二导电类型的第一体区；

所述沟槽的表面设置有第一氧化层；

所述沟槽为T型沟槽，包括第一深度区、第二深度区和第三深度区，所述第二深度区位于所述第一深度区与所述第一体区之间，所述第三深度区位于所述第一深度区与所述掺杂区之间，所述第二深度区的深度和所述第三深度区的深度均小于所述第一深度区的深度，且大于所述第一体区的结深；

所述第一深度区填充有介电材料，所述介电材料中插入有第一电极，所述第二深度区设置有第一多晶硅场板，所述第三深度区设置有第二多晶硅场板，所述第一多晶硅场板的宽度大于等于所述第一电极的宽度；

所述第一体区上设置有第二电极，所述第二电极靠近所述沟槽的一端分别与所述第一多晶硅场板和所述第一电极连接；

所述第一体区与所述第二电极之间设置有第二氧化层，所述第二氧化层远离所述沟槽的一端相对所述第一体区内缩；

所述掺杂区及所述第二多晶硅场板上设置有截止环，所述截止环与所述第二电极之间设置有第三氧化层。

2.根据权利要求1所述的终端结构，其特征在于，所述终端结构还包括第二导电类型的第二体区，所述第二体区通过所述第一氧化层分别与所述第一深度区以及所述第二深度区紧邻设置。

3.根据权利要求1所述的终端结构，其特征在于，所述第一电极的插入深度大于所述第二深度区或第三深度区的深度。

4.根据权利要求1所述的终端结构，其特征在于，所述第二深度区的深度等于所述第三深度区的深度。

5.根据权利要求1所述的终端结构，其特征在于，所述漂移区的底部设有衬底。

6.根据权利要求1所述的终端结构，其特征在于，所述沟槽由所述漂移区的顶部向底部延伸，且所述第一深度区的深度小于所述漂移区的深度。

7.根据权利要求1所述的终端结构，其特征在于，所述第一深度区靠近所述第一体区一侧的边缘与所述第一电极的距离为0.2～5um。

8.根据权利要求1所述的终端结构，其特征在于，所述第一导电类型为N型导电，所述第二导电类型为P型导电；

或所述第一导电类型为P型导电，所述第二导电类型为N型导电。

9.根据权利要求1所述的终端结构，其特征在于，所述介电材料为苯并环丁烯树脂。

10.一种半导体器件，其特征在于，包括权利要求1-9任一所述的终端结构。

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