CN214898438U - 集成设备和电子系统 - Google Patents

集成设备和电子系统 Download PDF

Info

Publication number
CN214898438U
CN214898438U CN202023062551.0U CN202023062551U CN214898438U CN 214898438 U CN214898438 U CN 214898438U CN 202023062551 U CN202023062551 U CN 202023062551U CN 214898438 U CN214898438 U CN 214898438U
Authority
CN
China
Prior art keywords
shallow
trench
deep
integrated device
trenches
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202023062551.0U
Other languages
English (en)
Inventor
A·帕勒亚里
S·D·马里亚尼
I·巴尔迪
D·布拉泽利
A·P·梅利尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Application granted granted Critical
Publication of CN214898438U publication Critical patent/CN214898438U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

本公开的各实施例涉及集成设备和电子系统。集成设备包括深插塞。深插塞由深沟槽形成，深沟槽从浅沟槽隔离的浅表面在半导体主体中延伸。沟槽接触件通过浅沟槽，在浅沟槽的浅表面处与深沟槽的导电填料接触。系统包括至少一个具有深插塞的集成设备。根据本公开的实施例，提供了改进的集成设备。

Description

集成设备和电子系统
技术领域
本公开涉及集成设备和电子系统。
背景技术
在下文中，通过与本公开的上下文有关的技术的讨论来引入本公开的背景。然而，即使在该讨论涉及文档、动作、工件等时，它也不暗示或表示所讨论的技术是现有技术的一部分或在与本公开相关的领域中是公知常识。
深沟槽通常被用在集成设备中，以到达其中集成了它们的芯片(例如，其衬底)的深区域。深沟槽可以填充有(电)绝缘材料。在该情况下，深沟槽被用在深沟槽隔离(DTI)技术中，以将每个芯片的不同区域(深度地)绝缘。深沟槽在其侧表面也可以用(电)绝缘材料涂覆，然后用(电气)导电材料填充，在该情况下，深沟槽用作深插塞，以从每个芯片的前表面(电)接触每个芯片的深区域。例如，深插塞通常用于偏置芯片的衬底，用于从衬底收集寄生电流等。
通常，每个深沟槽(当被用作深插塞时)通过从前表面(通过对应的掩模)蚀刻芯片直到达到所需深度来形成。沟槽然后用绝缘材料(利用专用步骤在其底部打开)涂覆并且用导电材料填充。最后，绝缘材料被平坦化直到到达芯片的前表面。
但是，深插塞要求专用的设计规则。
特别地，填充深沟槽的导电材料的平坦化非常难以准确地控制(在深沟槽上及其周围)。因此，该导电材料通常在前表面处表现出凸起或凹陷。由于后续的过程步骤，填充深沟槽的导电材料的非平坦性引起在芯片的前表面上留下导电残留物的风险。
在芯片的前表面处的深插塞周围生成的对应电场可能会干扰被集成在相同芯片上的部件的操作。这降低了集成设备的性能和可靠性(例如，缺陷和故障风险增加)。
因此，为了确保这些部件的正确操作，它们通常通过对应的防护区域与前表面上的深插塞间隔开。但是，防护区域(其中没有集成任何部件)浪费了芯片的面积；这不利地影响了集成设备的尺寸。
实用新型内容
本公开至少解决了上述缺陷中的一些缺陷或者全部缺陷。
根据本公开的第一方面，提供了一种集成设备，包括：半导体主体，具有主表面和一厚度；以及深插塞，包括：深沟槽，从主表面延伸到半导体主体中达小于厚度的深深度，深沟槽具有侧表面，侧表面涂覆有电绝缘材料的绝缘涂层，并且深沟槽具有导电材料的导电填料，导电填料填充经涂覆的深沟槽，并且在深沟槽的底部处与半导体主体进行物理接触和电接触；导电材料的沟槽接触件，与导电填料接触；和浅沟槽，从主表面延伸到半导体主体中，浅沟槽在距主表面的浅深度处具有浅表面，浅深度小于深深度，浅沟槽填充有电绝缘材料的绝缘填料；其中深沟槽在浅表面处从浅沟槽延伸达深深度；并且其中沟槽接触件通过沟槽窗口在浅表面处与导电填料接触，沟槽窗口存在于用于浅沟槽的绝缘填料中。
在一些实施例中，浅沟槽与深沟槽同轴，其中浅沟槽的、平行于主表面截取的截面大于深沟槽的、平行于主表面截取的截面，并且其中穿过浅沟槽的沟槽窗口暴露导电填料的中心部分，沟槽接触件通过沟槽窗口与导电填料的中心部分接触。
在一些实施例中，集成设备还包括：第一另外的浅沟槽，将半导体主体的低电压区域绝缘；第二另外的浅沟槽，将半导体主体的高电压区域绝缘；其中低电压区域包括：集成设备的一个或多个低电压部件，被设计成在低电压处工作；和一个或多个有源区域，从主表面在低电压区域中延伸；其中高电压区域包括：集成设备的一个或多个高电压部件，被设计成在高于低电压的高电压处工作；和一个或多个有源区域，从另外的浅沟槽中的至少一个选择的浅沟槽的浅表面在高电压区域中延伸。
在一些实施例中，主表面与浅沟槽的浅表面之间和与第二另外的浅沟槽的浅表面之间的界面表面，与主表面形成20°-70°的角度。
在一些实施例中，沟槽窗口的表面与主表面形成一角度，角度小于由主表面与浅沟槽的浅表面之间的界面表面形成的角度。
在一些实施例中，集成设备还包括：另外的浅沟槽，将半导体主体的低电压区域绝缘；其中低电压区域包括：集成设备的一个或多个低电压部件，被设计成在低电压处工作；以及一个或多个有源区域，从主表面在低电压区域中延伸。
在一些实施例中，集成设备还包括：另外的浅沟槽，将半导体主体的高电压区域绝缘；其中高电压区域包括：集成设备的一个或多个高电压部件，被设计成在高于低电压的高电压处下工作；以及一个或多个有源区域，从另外的浅沟槽中的至少一个选择的浅沟槽的浅表面在高电压区域中延伸。
在一些实施例中，浅沟槽的侧壁相对于浅表面形成第一角度，侧壁从主表面延伸到浅表面，并且其中存在于绝缘填料中的沟槽窗口的侧壁相对于浅表面形成第二角度，第二角度与第一角度不同。
在一些实施例中，第一角度比第二角度陡。
根据本公开的第二方面，提供了一种电子系统，包括至少一个根据第一方面的集成设备。
根据本公开的实施例，提供了改进的集成设备。
附图说明
本公开的解决方案以及其另外的特征和优点将参考以下纯粹通过非限制性的指示给出以待结合附图阅读的其详细描述来最好地理解(其中，为简单起见，对应的元素用相同或类似的附图标记指示，并且其解释不再被重复，并且每个实体的名称通常用于指示其类型及其属性，例如，值、内容和表示)。在该方面中，明确地旨在，附图不必按比例绘制(具有可以被夸大和/或简化的一些细节)，并且除非另有指定以外，否则它们仅用于概念性地说明本文描述的结构和程序。特别地：
图1以截面图示出了根据本公开的一个实施例的集成设备的示意性表示；
图2A-图2J示出了根据本公开的一个实施例的集成设备的制造过程的主要步骤；
图3以截面图示出了根据本公开的一个实施例的另外的集成设备的示意性表示；
图4A-图4B示出了根据本公开的一个实施例的另外的集成设备的制造过程的主要步骤；以及
图5示出了包含根据本公开的一个实施例的集成设备的系统的示意性框图。
具体实施方式
为了提供对本公开的基本理解，在本文给出本公开的简要概述。然而，该概述的唯一目的是以简化的形式介绍本公开的一些概念，作为其随后的更详细描述的序言，并且不应当被解释为其关键要素的标识或其范围的描述。
一般而言，本公开是基于在浅沟槽之下形成深插塞的思想。
特别地，一个方面提供了一种包括深插塞的集成设备。该深插塞包括：深沟槽，其从浅沟槽的浅表面在半导体主体中延伸；以及沟槽接触件，其在浅沟槽的浅表面处通过浅沟槽与深沟槽的导电填料接触。
另外的方面提供了一种包括至少一个如上所述的集成设备的系统。
另外的方面提供了用于制造该集成设备的对应过程。
更具体地，本公开的一个或多个方面在独立权利要求中被陈述，并且其有利特征在从属权利要求中被陈述，所有权利要求的措词通过引用被逐字地并入本文(参考任何特定的方面来提供任何有利特征，这些特定方面在必要修改后可以应用于每个其他方面)。
特别地参考图1，以截面图示出了根据本公开的一个实施例的集成设备100的示意性表示。
集成设备100被集成在半导体主体上，半导体主体例如是具有一定厚度的半导体材料(诸如硅)的芯片(或裸片或层)105。芯片105具有 (主)前表面110(用于接触被集成在芯片105上的部件，图中未示出)。
集成设备100包括一个深插塞115(或多个)，深插塞115用于深度地(电)接触芯片105(例如，用于偏置芯片105的衬底(图中未指示)，用于从衬底收集寄生电流等)。深插塞115包括深沟槽120。深沟槽120 从前表面110在芯片105中(深度地)延伸，延伸到小于该厚度的(深) 深度Dd。深沟槽120具有在深度Dd处的深(底部)表面125(埋在芯片105内)，并且具有横向(侧)表面，该横向(侧)表面涂覆有(电) 绝缘材料(诸如氧化硅)的绝缘涂层130，但是其中深沟槽的底部未被涂覆；然后用(电气)导电材料(诸如，掺杂的多晶硅)的导电填料135 填充(经涂覆的)深沟槽120，以使该导电填料在深沟槽120的底部与芯片105进行物理接触和电接触。提供(电气)导电材料(诸如金属) 的沟槽接触件140以与导电填料135接触。为此，沟槽接触件140穿过对应的窗口，该窗口穿过(电气)绝缘材料(例如二氧化硅)的保护层 145打开，保护层145覆盖整个芯片105(在前表面110上)。
集成设备100还包括一个浅沟槽150(或多个)。浅沟槽150在芯片 105中从前表面110延伸到(浅)深度Ds；深度Ds(严格地)小于深度 Dd，例如，其中深度Dd等于深度Ds的5-100倍。浅沟槽150在深度 Ds处具有浅(底部)表面155(被埋入在芯片105内，没有深表面125那么深)。浅沟槽150填充有(电)绝缘材料(诸如，氧化硅)的绝缘填料160。浅沟槽通常被用在浅沟槽隔离(STI)技术中，以将每个芯片的不同区域(浅)绝缘(并且特别地用于防止芯片中相邻部件之间的电流泄漏)。
在根据本公开的一个实施例的解决方案中，深沟槽120在芯片105 中从(浅沟槽150的)浅表面155延伸到深度Dd。此外，沟槽接触件 140在浅沟槽的浅表面155处通过浅沟槽150接触导电填料135。为此，沟槽接触件140穿过(沟槽)窗口165，穿过(经填充的)浅沟槽150 打开窗口165。
上述解决方案不要求针对深插塞115的专用设计规则。
实际上，在这种情况下，没有在前表面110上留下导电残留物的风险。这避免了(或至少基本减少了)对被集成在芯片105上的部件的操作的任何干扰。因此，在深插塞115周围不需要防护区域(或至少一个非常窄的防护区域)。以上所有内容涉及芯片105的面积的显著节省，对集成设备100的尺寸具有有益的影响(同时，其性能和可靠性没有任何降级)。
现在参考图2A-图2J，根据本公开的一个实施例的集成设备的制造过程的主要步骤被示出。
从图2A开始，在具有一定厚度的半导体材料的晶片(或层)205 的水平下执行制造过程，其中相同的结构被同时集成在其大量相同的区域中(为了简单起见，以下仅参考一个)。在晶片205的前表面上形成(例如，利用光刻技术)用于深沟槽的掩模210，该前表面将限定对应芯片的前表面，然后用相同的附图标记110表示。通过掩模210蚀刻晶片205 (例如，利用干法蚀刻技术)以形成不完全延伸通过晶片205的厚度的深沟槽120。
转到图2B，用绝缘层215涂覆深沟槽120(例如，通过热氧化技术在通过掩模210暴露的晶片205的任何表面上生长的氧化硅)。
转到图2C，通过掩模210选择性地蚀刻绝缘层(例如，利用干法蚀刻技术)；该过程移除在深沟槽120的底部处的绝缘层(在其侧表面的顶部具有对其可忽略不计的移除)，从而留下了绝缘涂层130。
转到图2D，将掩模剥离。(例如，掺杂多晶硅的)导电层215被沉积到晶片205上，以便填充(经涂覆的)深沟槽120并且覆盖前表面110，并且进一步在深沟槽的底部处与晶片205进行物理接触和电接触。
转到图2E，对晶片205进行平坦化(例如，利用化学机械抛光(CMP) 技术)以从前表面110移除过量的导电层，直到留下填充有(剩余的) 导电层的深沟槽120，(剩余的)导电层限定了导电填料135。深沟槽120 的平坦化可以是不规则的，如图中用导电填料135的(夸大)凸起所表示的。
转到图2F，在晶片205上形成(例如，利用光刻技术)用于限定浅沟槽的另外的掩模220；掩模220使(经填充的)深沟槽120和围绕它的前表面110的一部分(以深沟槽120为中心)暴露。通过掩模220蚀刻晶片205(例如，利用干法蚀刻技术)以形成浅沟槽150。该操作移除深沟槽120的从前表面110延伸到浅表面155的对应(上部)部分，因此由于其平坦化而引起的任何不规则都会自动消失。结果，剩余的(下部)深沟槽120从浅表面155在晶片205中延伸。
将注意，沟槽侧壁(在表面110和表面115之间延伸)与表面155 形成第一角度。
转到图2G，将掩模剥离。(例如，氧化硅的)绝缘层225被沉积(可能在热氧化步骤之后)到晶片205上，以便填充浅沟槽150(从而也覆盖深沟槽120)并且覆盖前表面110(可能由氮化硅的层覆盖，图中未示出)。
转到图2H，将晶片205平坦化(例如，利用CMP技术)以从前表面110移除过量的绝缘层，直到留下填充有(剩余)绝缘层的浅沟槽150，该(剩余)绝缘层限定了绝缘填料160。同样在该情况下，浅沟槽150 的平坦化可能是不规则的，如图中用绝缘填料160的(夸大)凸起所表示的。结果，(经填充的)深沟槽120与(经填充的)浅沟槽150(垂直于前表面110)同轴。浅沟槽150具有大于深沟槽120的截面(例如2-4 倍)的截面(在平行于前表面110的任何平面中)，因此在平面图中，浅沟槽150完全包围深沟槽120。
转到图2I，在晶片205上形成(例如，利用光刻技术)另外的掩模 230；掩模230使浅沟槽150的中心部分暴露，以与深沟槽120接触。通过掩模230蚀刻绝缘填料160(例如，利用湿法蚀刻技术)，直到到达深沟槽120，从而形成对应的沟槽窗口165。沟槽窗口165与深沟槽120 同轴(垂直于前表面110)。沟槽窗口165具有小于深沟槽120的截面的截面(在平行于前表面110的任何平面中)，使得沟槽窗口165在浅表面 155处仅暴露深沟槽120的导电填料135的中心部分(例如，其70％-80 ％)。
将注意，沟槽窗口165的侧壁(由填料135的经蚀刻表面形成)与表面155形成第二角度。该第二角度不同于浅沟槽150的侧壁的第一角度，并且特别地，第一角度比第二角度陡。
转到图2J，保护层145被沉积在晶片205上，以便填充沟槽窗口165 并且覆盖(剩余的)绝缘填料160和前表面110。保护层145被选择性地移除(例如，通过对应的掩模(图中未示出)利用干法蚀刻技术进行) 以形成窗口(与深沟槽120同轴，垂直于前表面110)，该窗口暴露导电填料135的中心部分(通过沟槽窗口165，在浅表面155处开始暴露)。金属层235(例如，铜)被沉积在晶片205上，以便填充暴露导电填料 135的窗口并且覆盖保护层145。以该方式，暴露的整个导电填料135 被接触，导电填料135的其余部分由浅沟槽150保护(从而进一步提高了性能和可靠性)。金属层235被选择性地移除(例如，通过对应的掩模 (图中未示出)，利用干法蚀刻技术进行)以形成沟槽接触件，从而获得期望的结构(如图1中所示)。此时(在集成设备所需的其他可能金属层级之后)，通过切割操作，将晶片205的区域(其中形成了相同的结构) 分离成对应的芯片。
现在参考图3，以截面图示出了根据本公开的一个实施例的另外的集成设备300的示意性表示(其中与前述附图共同的元件用相同的附图标记表示)。
如上所述，集成设备300被集成在具有前表面110的芯片105上。集成设备300包括一个深插塞115(或多个)，深沟槽120在浅沟槽150 下方延伸。在该情况下，集成设备300是混合类型的，包括低电压(或信号)部件305(在图中被放大)和高电压(或功率)部件310两者。低功率部件305被设计成在相对较低的电压处工作，而高电压部件310 被设计成在相对较高的电压处工作；例如，高电压是低电压的50-500倍 (诸如，分别为2V-10V和100V-2000V)。例如，集成设备300是双极 CMOS-DMOS(BCD)类型的，在图中示出了低电压部件305的CMOS 和高电压部件310的DMOS。芯片105具有用于低电压部件305的低电压区域315和用于高电压部件310的高电压区域320。用附图标记150’区分的一个或多个(另外的)浅沟槽从前表面110在芯片105中延伸。浅沟槽150’将集成在芯片105上的部件绝缘，包括将低电压区域315 与高电压区域320绝缘。
与通常一样，低电压部件305具有其从前表面110在低电压区域315 中延伸的有源区域；例如，低电压部件305的有源区域包括用于CMOS 的第一MOS的体区域、源极区域和漏极区域(在图的左侧)，并且包括 CMOS的第二(互补)MOS的源极区域和漏极区域(在图的右侧)。然后，通过栅极绝缘层和栅极区域来完成低电压部件305，栅极绝缘层和栅极区域被堆叠在每对源极/漏极区域之间的沟道区域之上的前表面110 上。
相反，高电压部件310具有其被表示为浅有源区域325的至少一部分有源区域，浅有源区域325从所选择的(另外的)浅沟槽150’(或多个)的浅表面155在高电压区域320中延伸，如在美国专利申请公开号 2015/0130750中描述的(其全部公开内容在法律允许的最大程度内通过引用并入本文)。以该方式，在浅沟槽150’之下的所谓的浅沟槽有源 (STA)区域中形成浅有源区域325。高电压部件310还可以具有被表示为前有源区域330的其他有源区域，前有源区域330与通常一样从前表面110在高电压区域320中延伸。例如，浅有源区域325包括体区域和源极区域，并且前有源区域330包括DMOS的漏极接触区域。然后，通过栅极绝缘层和栅极区域来完成高电压部件310，栅极绝缘层和栅极区域被堆叠在源极/漏极区域之间的沟道区域和体区域/漏极区域之间的漏极结之上，该栅极绝缘层/区域延伸到在浅表面155和前表面110之间的浅沟槽150’的界面表面上的前表面110。如上所述，保护层145覆盖整个芯片105，用于深沟槽120(即，其导电填料135)的沟槽接触件140 穿过保护层145，通过对应的浅沟槽150中的沟槽窗口165。此外，分别为低电压部件305和高电压部件310提供类似的部件接触330和335(也穿过保护层145)；特别地，浅有源区域325的至少一部分由一个或多个部件接触335接触，部件接触335穿过保护层145，通过对应的浅沟槽 150’中的(部件)窗口340。
现在参考图4A-图4B，根据本公开的一个实施例的另外的集成设备的制造过程的主要步骤被示出。
从图4A开始，如上所述，在半导体材料的晶片405的水平下执行制造过程，其中相同的结构被同时集成在其大量相同的区域中(为简单起见，以下仅参考一个)。如上所述地形成深沟槽120和对应的浅沟槽 150；同时，一起形成浅沟槽150’与浅沟槽150。
转到图4B，在晶片405上形成(例如，利用光刻技术)掩模410；掩模410使浅沟槽150的一部分暴露，以用于与深沟槽120接触，并且使浅沟槽150’的一部分暴露，以用于接下来形成(高电压部件的)浅有源区域。通过掩模410蚀刻浅沟槽150、150’的绝缘填料，以形成穿过浅沟槽150的沟槽窗口165(用于深沟槽120)，并且形成穿过浅沟槽 150’的部件窗口340(用于浅有源区域)。以该方式，与已经用于形成集成设备的操作(即，打开用于浅有源区域的部件窗口340)一起执行用于形成深插塞所需的附加操作(即，穿过浅沟槽150打开沟槽窗口 165)，而无需任何附加的过程步骤(然后没有增加成本)。特别地，蚀刻是各向同性的(例如，利用湿法蚀刻技术执行)，使得其还在平行于前表面110的方向上并且继而在掩模410之下(除了在垂直于前表面110的方向上之外)起作用。结果，由浅沟槽150、150’在(沟槽/部件)窗口165、340处的界面表面与前表面110形成的角度(即第二角度)，小于由浅沟槽150、150’的侧表面形成的角度(即，第一角度)(例如，分别为20°-70°和80°-90°)；这减少了电场在高电压部件的浅有源区域 (这该处更严重)处的集中，从而改善了它们的性能和可靠性。
然后，该过程如美国专利申请公开号2015/0130750中描述的那样继续，用于完成低电压部件和高电压部件的相同过程步骤也用于接触深沟槽120。简要地，在晶片405上热生长栅极氧化物的层，注入并且扩散体区域，在栅极氧化物的层上沉积掺杂多晶硅的层，选择性地蚀刻该两个层以形成栅极绝缘层和栅极区域，注入和扩散漏极区域、源极区域和漏极接触区域，在晶片上沉积保护材料的层，并且对其选择性蚀刻以打开用于部件接触件(以及用于沟槽接触件)的对应窗口，在晶片上沉积金属的层并且对其选择性蚀刻以形成部件接触件(和沟槽接触件)。
现在参考图5，包含根据本公开的一个实施例的集成设备的系统500 的示意性框图被示出。
系统500(例如，用于机动车应用的控制单元)包括通过总线结构 505(具有一个或多个层级)在它们之间连接的数个部件。特别地，一个或多个微处理器(μP)510提供系统500的处理和编排功能；非易失性存储器(ROM)515存储用于系统500的引导的基本代码，并且易失性存储器(RAM)520被微处理器510用作工作存储器。系统具有用于存储程序和数据的大容量存储器525(例如，闪存E2PROM)。此外，系统 500包括外围设备或输入/输出(I/O)单元530的多个控制器(诸如Wi-Fi WNIC、蓝牙收发器、GPS接收器、加速度计、陀螺仪等)。特别地，外围设备530中的一个或多个外围设备均包括微(机电)结构535(例如，一个或多个传感器/致动器)和用于控制微结构535的集成设备300。
自然地，为了满足本地和特定要求，本领域技术人员可以将许多逻辑和/或物理修改和改变应用于本公开。更具体地，尽管已经参考本公开的一个或多个实施例以某种程度的特定性描述了本公开，但是应当理解，形式和细节的各种省略、替代和改变以及其他实施例是可能的。特别地，本公开的不同实施例甚至可以在没有前面描述中阐述的特定细节(诸如数值)的情况下被实践，以提供对其更全面的理解；相反，众所周知的特征可以被省略或简化，以免不必要的细节使描述模糊。而且，明确地意图是，作为一般设计选择，结合本公开的任何实施例描述的特定元件和/或方法步骤可以被包含在任何其他实施例中。而且，在相同组和不同的实施例、示例或备选方案中呈现的多个项不应当被解释为实际上彼此等效(但是它们是分离并且自治的实体)。在任何情况下，每个数值应当根据适用的公差进行修改；特别地，除非另外指示，否则术语“基本”、“大约”、“近似”等应当被理解为在10％以内，优选为5％，并且更优选为1％。此外，数值的每个范围应当旨在明确指定沿该范围内的连续体(包括其端点)的任何可能的数字。顺序或其他限定词仅用作用于区分具有相同名称的元素的标签，但它们本身并不表示任何优先级、优先权或顺序。术语“包括”、“具有”、“带有”、“包含”、“涉及”等应当被视为具有开放的、非穷举的含义(即，不限于所列举的项目)，术语基于、取决于、根据、作为…的函数等应当被视为非排他性关系(即，可能涉及另外可能的变量)，术语一/一个应当被视为一个或多个项(除非另有明确指示)，术语“用于…的部件”(或任何部件加功能表述)应当被视为适于或被配置成用于实施相关功能的任何结构。
例如，一个实施例提供了一种集成设备。然而，集成设备可以是任何类型的(例如，低电压类型、高电压类型、混合类型等)。此外，集成设备可以由其供应商以如裸片的原始晶片形式或以封装分发。
在一个实施例中，集成设备被集成在具有主表面的半导体主体上。然而，半导体主体可以是任何类型的(例如，单晶衬底、在衬底上生长的外延层、SOI衬底等)。
在一个实施例中，集成设备包括深插塞。然而，集成设备可以包括任何数目的深插塞，每个深插塞用于任何目的(例如，用于偏置衬底，从衬底收集寄生电流等)。
在一个实施例中，深插塞包括深沟槽，深沟槽从主表面在半导体主体中延伸到深深度。然而，深沟槽可以具有任何形状(在横向截面中)，并且可以延伸到任何深深度。
在一个实施例中，深沟槽具有涂覆有电绝缘材料的绝缘涂层的侧表面。然而，电绝缘材料可以是任何类型的(例如，氧化硅、氮化硅、TEOS 等)。
在一个实施例中，经涂覆的深沟槽填充有导电材料的导电填料。然而，导电材料可以是任何类型的(例如，掺杂的多晶硅、金属等)。
在一个实施例中，深插塞包括与导电填料接触的导电材料的沟槽接触件。然而，沟槽接触件可以是任何类型和任何材料(例如，金属的焊垫、球，掺杂多晶硅的焊垫、球等)，并且它可以以任何方式接触导电填料(例如，仅在其一部分上，在其整体上等)。
在一个实施例中，集成设备包括从主表面在半导体主体中延伸的浅沟槽。然而，浅沟槽可以具有任何形状(截面)和尺寸。
在一个实施例中，浅沟槽具有在距主表面浅深度处的浅表面，该浅深度小于深深度。然而，浅表面可以是任何类型的(例如，平面、凹面、凸面等)，并且浅深度可以具有任何值(相对或绝对值)。
在一个实施例中，浅沟槽填充有电绝缘材料的绝缘填料。然而，电绝缘材料可以是任何类型的(例如，氧化硅、氮化硅、TEOS等)。
在一个实施例中，深沟槽从浅表面延伸到深深度。然而，深沟槽可以以任何方式从浅表面延伸(例如，从其任何部分或从其整体)。
在一个实施例中，沟槽接触件通过浅沟槽，在浅表面处接触导电填料。然而，沟槽接触件可以以任何方式通过浅沟槽来接触导电填料(例如，仅占据穿过浅沟槽打开的沟槽窗口的一部分或全部等)。
另外的实施例提供了附加的有利特征，然而，在基本实施方式中可以完全省略这些特征。
特别地，在一个实施例中，浅沟槽与深沟槽同轴。然而，不排除具有与浅沟槽偏移的深沟槽的可能性。
在一个实施例中，浅沟槽的截面大于深沟槽的截面。然而，可以以任何方式实现该结果(例如，浅沟槽具有相同的形状但大于深沟槽，浅沟槽具有围绕深沟槽的不同形状，有或没有一个或多个接触点等)；在任何情况下，均不排除具有相同截面的浅沟槽和深沟槽的可能性。
在一个实施例中，穿过浅沟槽的沟槽窗口暴露导电填料的中心部分。然而，导电填料的暴露的中心部分可以是任何类型的(例如，以任何程度，关于深沟槽的纵轴对称或不对称等)。
在一个实施例中，沟槽接触件通过沟槽窗口接触导电填料的中心部分。然而，不排除具有仅接触导电填料的中心部分的一部分的沟槽接触件的可能性。
在一个实施例中，集成设备包括一个或多个另外的浅沟槽。然而，另外的浅沟槽可以是任何数目；此外，另外的浅沟槽可以具有任何形状和尺寸(相对于浅沟槽相同或不同)。
在一个实施例中，另外的浅沟槽将半导体主体的低电压区域和高电压区域绝缘。然而，该两个区域可以具有任何形状和尺寸。
在一个实施例中，低电压区域包括集成设备的一个或多个低电压部件，低电压部件被设计成在低电压处工作。然而，低电压部件可以是任何数目和任何类型(例如，CMOS、NMOS、PMOS、BJT等)，并且它们的低电压可以具有任何值。
在一个实施例中，高电压区域包括集成设备的一个或多个高电压部件，高电压部件被设计成在高于低电压的高电压处工作。然而，高电压部件可以是任何数目和类型(例如DMOS、SCR等)，并且它们的高电压可以具有任何值(相对或绝对值)。
在一个实施例中，低电压部件包括从主表面在低电压区域中延伸的一个或多个有源区域。然而，低电压部件的有源区域可以是任何数目和任何类型(例如，体、源极、漏极、发射极、集电极等)。
在一个实施例中，高电压部件包括一个或多个有源区域，该有源区域从另外的浅沟槽中的至少一个选择的另外的浅沟槽的浅表面在高电压区域中延伸。然而，高电压部件的有源区域可以是任何数目和任何类型 (例如，体、源极、漏极、发射极、集电极等)；此外，有源区域可以以任何方式，从任何数目的所选择的另外的浅沟槽的浅表面延伸(例如，从其任何部分或从其整体)。在任何情况下，高电压部件可以具有从主表面在高电压区域中延伸的其他有源区域(或从浅表面延伸的所有有源区域)。
在一个实施例中，主表面和(浅沟槽和另外的浅沟槽中的每个的) 浅表面之间的界面表面与主表面形成20°-70°的角度。然而，不排除该角度具有不同值的可能性。
一个实施例提供了一种系统，该系统包括至少一个如上所述的集成设备。然而，相同的结构可以与相同芯片中的其他电路集成；芯片还可以与一个或多个其他芯片耦合，芯片可以被安装在中间产品中，或者它可以被用在复杂的装置中。在任何情况下，所得的系统可以是任何类型的(例如，用于机动车应用、智能手机、计算机等)，并且可以包括任何数目的这些集成设备。
通常，如果集成设备和系统均具有不同的结构或包括等效部件(例如，不同材料的等效部件)或具有其他操作特性，则类似的考虑适用。在任何情况下，其每一个部件可以被分离成更多的元件，或者两个以上部件可以被组合在一起成为单个元件；此外，可以复制每个部件以支持并行执行对应的操作。此外，除非另外指定，否则不同部件之间的任何交互通常不需要是连续的，并且可以直接进行或通过一个或多个中介间接进行。
一个实施例提供了一种用于制造上述集成设备的过程。然而，可以利用任何技术来制造该集成设备，其中掩模在数目和类型方面不同，或者具有其他过程参数。此外，上述解决方案可以是集成设备的设计的一部分。该设计也可以以硬件描述语言创建；此外，如果设计者不制造芯片或掩模，则可以通过物理手段将设计传送给他人。
在一个实施例中，过程包括形成深插塞。然而，可以以任何方式形成深插塞(例如，利用专用处理步骤，与集成设备的其他部件的过程步骤一起等)。
在一个实施例中，形成深插塞的步骤包括形成深沟槽，深沟槽从主表面在半导体主体中延伸到深深度。然而，可以以任何方式形成深沟槽 (例如，通过等离子体蚀刻、RIE蚀刻、深RIE蚀刻、溅射蚀刻等)。
在一个实施例中，形成深插塞的步骤包括用电绝缘材料的绝缘涂层涂覆深沟槽的侧表面。然而，可以以任何方式涂覆侧表面(例如，通过生长、沉积，选择性地或不加选择地跟随有图案化等)。
在一个实施例中，形成深插塞的步骤包括用导电材料的导电填料填充经涂覆的深沟槽。然而，可以以任何方式填充深沟槽(例如，通过化学气相沉积、电沉积等)。
在一个实施例中，形成深插塞的步骤包括形成浅沟槽，该浅沟槽在半导体主体中从主表面延伸到浅表面(以低于深深度的浅深度)。然而，可以以任何方式形成浅沟槽(例如，通过湿法蚀刻、干法蚀刻等)。
在一个实施例中，浅沟槽被形成为使深沟槽从浅表面延伸到深深度。然而，可以以任何方式在深沟槽周围形成浅沟槽(例如，在形成深沟槽之后，在深沟槽形成之前等)。
在一个实施例中，形成深插塞的步骤包括用电绝缘材料的绝缘填料填充浅沟槽。然而，可以以任何方式填充浅沟槽(例如，通过沉积、生长等)。
在一个实施例中，形成深插塞的步骤包括形成沟槽接触件，该沟槽接触件通过浅沟槽在浅表面处与导电填料接触。然而，可以以任何方式形成沟槽接触件(例如，通过跟随有图案化的沉积、选择性沉积等)。
另外的实施例提供了附加的有利特征，然而，在基本实施方式中可以完全省略这些特征。
特别地，在一个实施例中，形成深插塞的步骤包括：在形成深沟槽 (从主表面延伸)、涂覆深沟槽的侧表面以及填充经涂覆的深沟槽的步骤之后，形成浅沟槽。然而，不排除在浅沟槽之后形成深沟槽的可能性(例如，当其绝缘涂层通过冷沉积形成时)。
在一个实施例中，形成深插塞的步骤包括穿过浅沟槽打开沟槽窗口，该沟槽窗口暴露导电填料的至少一部分。然而，可以以任何方式打开沟槽窗口(例如，通过湿法蚀刻、干法蚀刻等)。
在一个实施例中，形成深插塞的步骤包括穿过沟槽窗口形成沟槽接触件。然而，可以以任何方式穿过沟槽窗口形成沟槽接触件(例如，经由穿过填充沟槽窗口的保护层打开的窗口而通过沟槽窗口的一部分，通过整个沟槽窗口等)。
在一个实施例中，过程包括形成一个或多个另外的浅沟槽，该另外的浅沟槽将半导体主体的低电压区域和高电压区域绝缘。然而，可以以任何方式和在任何时间形成另外的浅沟槽(相对于深插塞的浅沟槽相同或不同)。
在一个实施例中，过程包括在低电压区域中形成集成设备的一个或多个低电压部件(被设计成在低电压处工作)；低电压部件包括从主表面在低电压区域中延伸的一个或多个有源区域。然而，可以以任何方式形成低电压部件的有源区域(例如，通过注入、扩散等)。
在一个实施例中，过程包括在高电压区域中形成集成设备的一个或多个高电压部件(被设计成在高于低电压的高电压处工作)，高电压部件包括一个或多个有源区域，该有源区域从另外的浅沟槽中的至少一个选择的另外的浅沟槽的浅表面在高电压区域中延伸。然而，可以以任何方式形成高电压部件的有源区域(例如，利用与低电压部件相同的过程步骤，利用专用过程步骤等)。
在一个实施例中，过程包括穿过所选择的另外的浅沟槽打开部件窗口，该部件窗口暴露其浅表面的至少一部分。然而，可以以任何方式打开部件窗口(相对于沟槽窗口相同或不同)。
在一个实施例中，与沟槽窗口一起打开部件窗口。然而，不排除独立地打开沟槽窗口和部件窗口的可能性。
在一个实施例中，过程包括穿过部件窗口形成高电压部件的有源区域。然而，可以以任何方式穿过部件窗口形成有源区域(例如，利用与高电压部件的其他有源区域相同的过程步骤，利用专用处理步骤等)。
在一个实施例中，通过各向同性蚀刻来打开沟槽窗口和部件窗口。然而，不排除通过各向异性蚀刻来打开沟槽窗口和/或部件窗口的可能性。
通常，如果利用等效方法实施相同的解决方案(通过使用具有多个步骤或部分步骤的相同功能的相似步骤，移除一些不必要的步骤或添加另外的可选步骤)，则类似的考虑适用；此外，可以以不同的顺序、并发地或以交错的方式(至少部分地)执行步骤。

Claims (12)

1.一种集成设备，其特征在于，包括：
半导体主体，具有主表面和一厚度；以及
深插塞，包括：
深沟槽，从所述主表面延伸到所述半导体主体中达小于所述厚度的深深度，所述深沟槽具有侧表面，所述侧表面涂覆有电绝缘材料的绝缘涂层，并且所述深沟槽具有导电材料的导电填料，所述导电填料填充经涂覆的所述深沟槽，并且在所述深沟槽的底部处与所述半导体主体进行物理接触和电接触；
导电材料的沟槽接触件，与所述导电填料接触；和
浅沟槽，从所述主表面延伸到所述半导体主体中，所述浅沟槽在距所述主表面的浅深度处具有浅表面，所述浅深度小于所述深深度，所述浅沟槽填充有电绝缘材料的绝缘填料；
其中所述深沟槽在所述浅表面处从所述浅沟槽延伸达所述深深度；并且
其中所述沟槽接触件通过沟槽窗口在所述浅表面处与所述导电填料接触，所述沟槽窗口存在于用于所述浅沟槽的所述绝缘填料中。
2.根据权利要求1所述的集成设备，其特征在于，所述浅沟槽与所述深沟槽同轴，其中所述浅沟槽的、平行于所述主表面截取的截面大于所述深沟槽的、平行于所述主表面截取的截面，并且其中穿过所述浅沟槽的所述沟槽窗口暴露所述导电填料的中心部分，所述沟槽接触件通过所述沟槽窗口与所述导电填料的所述中心部分接触。
3.根据权利要求1所述的集成设备，其特征在于，还包括：
第一另外的浅沟槽，将所述半导体主体的低电压区域绝缘；
第二另外的浅沟槽，将所述半导体主体的高电压区域绝缘；
其中所述低电压区域包括：
所述集成设备的一个或多个低电压部件，被设计成在低电压处工作；和
一个或多个有源区域，从所述主表面在所述低电压区域中延伸；
其中所述高电压区域包括：
所述集成设备的一个或多个高电压部件，被设计成在高于所述低电压的高电压处工作；和
一个或多个有源区域，从所述另外的浅沟槽中的至少一个选择的浅沟槽的所述浅表面在所述高电压区域中延伸。
4.根据权利要求3所述的集成设备，其特征在于，所述主表面与所述浅沟槽的所述浅表面之间和与所述第二另外的浅沟槽的浅表面之间的界面表面，与所述主表面形成20°-70°的角度。
5.根据权利要求1所述的集成设备，其特征在于，所述沟槽窗口的表面与所述主表面形成一角度，所述角度小于由所述主表面与所述浅沟槽的所述浅表面之间的界面表面形成的角度。
6.根据权利要求1所述的集成设备，其特征在于，还包括：
另外的浅沟槽，将所述半导体主体的低电压区域绝缘；
其中所述低电压区域包括：
所述集成设备的一个或多个低电压部件，被设计成在低电压处工作；以及
一个或多个有源区域，从所述主表面在所述低电压区域中延伸。
7.根据权利要求1所述的集成设备，其特征在于，还包括：
另外的浅沟槽，将所述半导体主体的高电压区域绝缘；
其中所述高电压区域包括：
所述集成设备的一个或多个高电压部件，被设计成在高于低电压的高电压处下工作；以及
一个或多个有源区域，从所述另外的浅沟槽中的至少一个选择的浅沟槽的所述浅表面在所述高电压区域中延伸。
8.根据权利要求1所述的集成设备，其特征在于，所述浅沟槽的侧壁相对于所述浅表面形成第一角度，所述侧壁从所述主表面延伸到所述浅表面，并且其中存在于所述绝缘填料中的所述沟槽窗口的侧壁相对于所述浅表面形成第二角度，所述第二角度与所述第一角度不同。
9.根据权利要求8所述的集成设备，其特征在于，所述第一角度比所述第二角度陡。
10.一种电子系统，其特征在于，包括至少一个根据权利要求1所述的集成设备。
11.一种电子系统，其特征在于，包括至少一个根据权利要求6所述的集成设备。
12.一种电子系统，其特征在于，包括至少一个根据权利要求7所述的集成设备。
CN202023062551.0U 2019-12-18 2020-12-18 集成设备和电子系统 Active CN214898438U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT102019000024532 2019-12-18
IT102019000024532A IT201900024532A1 (it) 2019-12-18 2019-12-18 Dispositivo integrato con presa profonda sotto trincea superficiale

Publications (1)

Publication Number Publication Date
CN214898438U true CN214898438U (zh) 2021-11-26

Family

ID=69904126

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202023062551.0U Active CN214898438U (zh) 2019-12-18 2020-12-18 集成设备和电子系统
CN202011500998.3A Pending CN112992847A (zh) 2019-12-18 2020-12-18 具有在浅沟槽下的深插塞的集成设备

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202011500998.3A Pending CN112992847A (zh) 2019-12-18 2020-12-18 具有在浅沟槽下的深插塞的集成设备

Country Status (4)

Country Link
US (1) US20210193658A1 (zh)
EP (1) EP3840031B1 (zh)
CN (2) CN214898438U (zh)
IT (1) IT201900024532A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992847A (zh) * 2019-12-18 2021-06-18 意法半导体股份有限公司 具有在浅沟槽下的深插塞的集成设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11443976B2 (en) * 2020-10-20 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Trench isolation process

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015086B2 (en) * 2004-02-05 2006-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a shallow trench-deep trench isolation region for a BiCMOS/CMOS technology
DE102005046624B3 (de) * 2005-09-29 2007-03-22 Atmel Germany Gmbh Verfahren zur Herstellung einer Halbleiteranordnung
IT1394906B1 (it) * 2009-07-21 2012-07-20 St Microelectronics Rousset Dispositivo integrato incorporante componenti di bassa tensione e componenti di potenza e procedimento di fabbricazione di tale dispositivo
US9111994B2 (en) * 2010-11-01 2015-08-18 Magnachip Semiconductor, Ltd. Semiconductor device and method of fabricating the same
GB2502600B8 (en) 2012-05-31 2015-01-07 Improvements in touch sensitive displays
US9230861B2 (en) * 2012-10-09 2016-01-05 TELEFUNKEN Semiconductors AMERICA LLC Method of forming a backside contact structure having selective side-wall isolation
US9324632B2 (en) * 2014-05-28 2016-04-26 Globalfoundries Inc. Semiconductor structures with isolated ohmic trenches and stand-alone isolation trenches and related method
US9490223B2 (en) * 2014-12-11 2016-11-08 Globalfoundries Inc. Structure to prevent deep trench moat charging and moat isolation fails
CN106981495B (zh) * 2016-01-15 2019-10-25 中芯国际集成电路制造(上海)有限公司 一种cmos图像传感器及其制作方法
JP2017224741A (ja) * 2016-06-16 2017-12-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11031320B2 (en) * 2018-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Structures and methods for reducing process charging damages
IT201900024532A1 (it) * 2019-12-18 2021-06-18 St Microelectronics Srl Dispositivo integrato con presa profonda sotto trincea superficiale

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992847A (zh) * 2019-12-18 2021-06-18 意法半导体股份有限公司 具有在浅沟槽下的深插塞的集成设备

Also Published As

Publication number Publication date
EP3840031B1 (en) 2024-02-14
CN112992847A (zh) 2021-06-18
EP3840031A1 (en) 2021-06-23
US20210193658A1 (en) 2021-06-24
IT201900024532A1 (it) 2021-06-18

Similar Documents

Publication Publication Date Title
CN112133637B (zh) 具有屏蔽栅沟槽的半导体器件的制造方法
US8097519B2 (en) SOI device having a substrate diode formed by reduced implantation energy
US7713815B2 (en) Semiconductor device including a vertical decoupling capacitor
JP6419184B2 (ja) 改善されたＳｉＧｅファセットによる改善されたシリサイド形成
US9041087B2 (en) Semiconductor devices having dielectric caps on contacts and related fabrication methods
US8053897B2 (en) Production of a carrier wafer contact in trench insulated integrated SOI circuits having high-voltage components
US20140315371A1 (en) Methods of forming isolation regions for bulk finfet semiconductor devices
CN103681354B (zh) 用于产生可控半导体元件的方法
KR101615422B1 (ko) 대체 금속 게이트 공정에서 트랜지스터를 위한 무경계 콘택 형성
US20070085127A1 (en) Semiconductor device and method of manufacturing the same
JP2009503847A (ja) 自己整合トレンチ分離を用いた電界低減ｄｍｏｓ
US10403725B2 (en) Method for processing a semiconductor workpiece and semiconductor device
TWI697985B (zh) 半導體裝置及其製造方法
EP0996151B1 (en) Method for fabricating transistors
CN214898438U (zh) 集成设备和电子系统
US6674128B1 (en) Semiconductor-on-insulator device with thermoelectric cooler on surface
US9099570B2 (en) Method for the formation of dielectric isolated fin structures for use, for example, in FinFET devices
US6657312B2 (en) Semiconductor device in which bump used for fixing potential of silicon substrate can be easily formed
EP2105962A2 (en) Semiconductor device and production method thereof
US7521328B2 (en) Methods of fabricating bipolar transistor with emitter and collector in separate device isolation trenches
JPH1050817A (ja) 半導体装置及びその製造方法
CN120152319A (zh) 具有沟槽栅极的半导体电子器件的制造方法
JPH10270544A (ja) 半導体装置およびその製造方法
CN102903663B (zh) 具有封装隔离区域的半导体装置及其制造方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant