CN214848638U - 一种具有屏蔽栅电极的GaN异质结纵向半导体器件 - Google Patents

一种具有屏蔽栅电极的GaN异质结纵向半导体器件 Download PDF

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赵起越
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Abstract

本实用新型提供一种具有屏蔽栅电极的GaN异质结纵向半导体器件，纵向半导体器件包括半元胞结构，半元胞结构包括GaN N型重掺杂层、GaNN型漂移区层、势垒层、漏极、源极和栅极，漏极、GaN N型重掺杂层、GaNN型漂移区层和势垒层自下而上依次层叠设置，源极设在势垒层的上方。源极的下方设有介质槽，介质槽在纵向上贯穿势垒层并向下延伸至GaN N型漂移区层内，介质槽的底壁位于GaN N型漂移区层的上表面和下表面之间，介质槽内设置有隔离介质。半元胞结构还包括屏蔽栅电极，栅极与屏蔽栅电极均位于介质槽内并沿纵向间隔布置，屏蔽栅电极位于栅极的下方，栅极和屏蔽栅电极通过隔离介质隔离。该纵向半导体器件能够减小器件开关损耗，提升器件耐压能力。

Description

一种具有屏蔽栅电极的GaN异质结纵向半导体器件
技术领域
本实用新型涉及半导体器件技术领域，具体地说，是涉及一种具有屏蔽栅电极的GaN异质结纵向半导体器件。
背景技术
GaN HEMT器件具有导通电阻小，开关速度快，击穿电场高，饱和电流密度大等特点，受到了研究人员广泛关注。传统的GaN HEMT为横向器件，横向器件由于界面态的存在导致器件电流崩塌，使器件导通电阻增加。并且GaN HEMT器件在关断状态下由栅极和漏极之间的漂移区承受耐压。在耐压过程中漂移区的电场分布不均匀，通常会在栅极靠近漏极侧产生电场尖峰导致器件提前击穿，从而无法完全发挥GaN材料的宽禁带优势。同时，GaN横向器件的耐压受到栅漏距离(LGD)的限制，LGD越长器件耐压能力越强，但是通态电阻Ron会增大。而LGD的增长会增大器件面积，降低晶圆利用率，增加器件成本。因此GaN HEMT器件在耐压等级大于1200V将失去优势，而GaN纵向结构器件能够适用在更高的耐压等级。
GaN纵向半导体器件依靠纵向漂移区耐压，纵向半导体器件以体电子为载流子通过体电子来导电，因此可以从根源上解决横向器件中电流崩塌的问题。另外，纵向半导体器件将电场峰值转移到器件的体内，从而避免了横向器件由于电场在栅附近处集中而引起器件过早击穿的问题。纵向半导体器件能够通过改变漂移区的厚度和漂移区的掺杂浓度来控制器件的击穿电压，因此可以解决横向器件用面积来换取器件耐压的问题，能够很好的降低生产成本。
现有的GaN纵向半导体器件的栅极到漏极的寄生电容(Cgd)较大，Cgd较大会延长器件关断时间导致器件开关损耗较高。并且现有的GaN纵向半导体器件主要依靠纵向漂移区耐压，漂移区的掺杂浓度会影响器件导通电阻和击穿电压，漂移区的掺杂浓度高时，Ron会减小，但是器件耐压能力会降低，漂移区的掺杂浓度低时，器件耐压能力会提升，但是Ron会增大。
发明内容
本实用新型的目的是提供一种能够减小器件开关损耗，同时提升器件耐压能力的具有屏蔽栅电极的GaN异质结纵向半导体器件。
为实现上述目的，本实用新型提供一种具有屏蔽栅电极的GaN异质结纵向半导体器件，包括半元胞结构，半元胞结构包括GaN N型重掺杂层、GaN N型漂移区层、势垒层、漏极、源极和栅极，漏极、GaN N型重掺杂层、GaN N型漂移区层和势垒层自下而上依次层叠设置，源极设置在势垒层的上方。源极的下方设置有介质槽，介质槽在纵向上贯穿势垒层并向下延伸至GaN N型漂移区层内，介质槽的底壁位于GaN N型漂移区层的上表面和下表面之间，介质槽内设置有隔离介质。半元胞结构还包括屏蔽栅电极，栅极与屏蔽栅电极均位于介质槽内并沿纵向间隔布置，屏蔽栅电极位于栅极的下方，栅极和屏蔽栅电极通过隔离介质隔离。
由上述方案可见，GaN异质结纵向半导体器件在栅极下方引入屏蔽栅电极，栅极与屏蔽栅电极被隔离介质隔开。通过屏蔽栅电极的引入将现有的栅极到漏极的寄生电容Cgd变为栅极到屏蔽栅电极的寄生电容Cgs与屏蔽栅电极到漏极的寄生电容Csd串联的形式，串联后栅极到漏极的寄生电容Cgd会降低，从而减小器件的开关损耗。同时屏蔽栅电极还可以起到场板作用，调节栅极区域以及漂移区电场，提升器件耐压能力。
一个优选的方案是，GaN N型漂移区层内在介质槽的下方设置有浮空P-GaN区，浮空P-GaN区沿横向自GaN N型漂移区层靠近介质槽的一侧延伸至GaN N型漂移区层的中部。
进一步的方案是，浮空P-GaN区的数量为两个以上，多个浮空P-GaN区沿纵向平行布置。
由此可见，通过在GaN N型漂移区层引入一个或两个以上浮空P-GaN区，从而可以缩短介质槽的纵向深度，进而增大屏蔽栅电极到漏极的距离，从而进一步减小Cgd。同时，引入浮空P-GaN区可以辅助耗尽漂移区，优化漂移区电场分布，进一步提升器件耐压能力。
一个优选的方案是，介质槽包括垂直设置的槽侧壁和槽底壁，栅极和屏蔽栅电极均自半元胞结构的侧壁沿水平方向朝向槽侧壁延伸。栅极的底壁与屏蔽栅电极的顶壁之间、屏蔽栅电极的底壁与介质槽的槽底壁之间、栅极的侧壁与介质槽的槽侧壁之间，以及屏蔽栅电极的侧壁与介质槽的槽侧壁之间均设置有隔离介质。栅极的底壁与屏蔽栅电极的顶壁之间的隔离介质的厚度为d1,屏蔽栅电极的底壁与介质槽的底壁之间的隔离介质的厚度为d2,栅极的侧壁与介质槽的侧壁之间的隔离介质的厚度为d3，屏蔽栅电极的侧壁与介质槽的侧壁之间的隔离介质的厚度为d4；d2和d4均大于d1，且d2和d4均大于d3。
由上可见，屏蔽栅电极由较厚的隔离介质包裹，能够充分起到电荷平衡的作用。
一个优选的方案是，屏蔽栅电极与源极电连接。
一个优选的方案是，GaN N型漂移区层和势垒层构成异质结，异质结靠近GaN N型漂移区层界面形成二维电子气沟道。
一个优选的方案是，势垒层的材料为AlGaN、AlN、InN或InGaN。
一个优选的方案是，半元胞结构还包括帽层，帽层形成在势垒层的上方，帽层的材料为GaN、AlN、AlGaN、InN或InGaN。
进一步的方案是，半元胞结构还包括钝化层，钝化层形成在帽层的上方，钝化层的材料为SiN、Al2O3、SiO2或HfO2。
一个优选的方案是，漏极与GaN N型重掺杂层欧姆接触，源极与势垒层欧姆接触。
附图说明
图1是本实用新型具有屏蔽栅电极的GaN异质结纵向半导体器件第一实施例的半元胞结构示意图。
图2是本实用新型具有屏蔽栅电极的GaN异质结纵向半导体器件第二实施例的半元胞结构示意图。
图3是本实用新型具有屏蔽栅电极的GaN异质结纵向半导体器件第三实施例的半元胞结构示意图。
以下结合附图及实施例对本实用新型作进一步说明。
具体实施方式
具有屏蔽栅电极的GaN异质结纵向半导体器件第一实施例：
参见图1，本实施例的GaN异质结纵向半导体器件包括多个半元胞结构，半元胞结构包括GaN N型重掺杂层11、GaN N型漂移区层12、势垒层13、漏极14、源极15、栅极16和屏蔽栅电极19。其中，漏极14、GaN N型重掺杂层11、GaN N型漂移区层12和势垒层13自下而上依次层叠设置，源极15设置在势垒层13的上方。势垒层13的材料为AlGaN、AlN、InN或InGaN等能够与GaN形成极化异质结的材料。漏极14与GaN N型重掺杂层11欧姆接触，源极15与势垒层13欧姆接触。GaN N型漂移区层12和势垒层13构成异质结，异质结靠近GaN N型漂移区层12界面形成二维电子气沟道17。当栅极16电压接0V时，AlGaN/GaN异质结处的二维电子气沟道17和靠近栅极16侧的AlGaN势垒层13导电沟道被耗尽，器件实现关断。当栅极16电压大于阈值电压时，靠近二维电子气沟道17恢复，同时靠近栅极16侧的AlGaN势垒层13反型形成导电沟道，器件开启。AlGaN/GaN异质结由极化效应极化出的高浓度二维电子气引入了横向导电沟道，可以有效提升纵向电流均匀度，从而增大器件导通电流密度，减小器件导通电阻。
源极15的下方设置有介质槽18，介质槽18在纵向上贯穿势垒层13并向下延伸至GaN N型漂移区层12内，且介质槽18的槽底壁182位于GaN N型漂移区层12的上表面121和下表面122之间，介质槽18内设置有隔离介质181。隔离介质181的材料为SiN、Al2O3、SiO2或HfO2等。
栅极16与屏蔽栅电极19均位于介质槽18内并沿纵向间隔布置，屏蔽栅电极19位于栅极16的下方，栅极16的顶壁与势垒层13的顶壁共平面，栅极16与源极15在纵向上错位布置。
介质槽18包括垂直设置的槽侧壁183和槽底壁182，栅极16和屏蔽栅电极19均自半元胞结构的侧壁沿水平方向朝向槽侧壁183延伸，栅极16和屏蔽栅电极19通过隔离介质181隔离，也即栅极16的底壁162与屏蔽栅电极19的顶壁193之间、屏蔽栅电极19的底壁192与介质槽18的槽底壁182之间、栅极16的侧壁161与介质槽18的槽侧壁183之间，以及屏蔽栅电极19的侧壁191与介质槽18的槽侧壁183之间均设置有隔离介质181。屏蔽栅电极19与源极15电连接。
栅极16的底壁162与屏蔽栅电极19的顶壁193之间隔离介质的厚度为d1，屏蔽栅电极19的底壁192与介质槽18的底壁之间隔离介质的厚度为d2，栅极16的侧壁161与介质槽18的槽侧壁183之间的隔离介质的厚度为d3，屏蔽栅电极19的侧壁191与介质槽18的槽侧壁183之间的隔离介质的厚度为d4，d2和d4均大于d1，且d2和d4均大于d3。
在栅极下方引入的介质槽18结构延伸至GaN N型漂移区层12内部,且没有将GaN N型漂移区层12穿通，这样增大了屏蔽栅电极19到漏极14的距离，减小了寄生电容Csd，进一步减小了寄生电容Cgd，降低了器件能量损耗。
由上可见，GaN异质结纵向半导体器件在栅极下方引入屏蔽栅电极，栅极与屏蔽栅电极被隔离介质隔开。通过屏蔽栅电极的引入将现有的栅极到漏极的寄生电容Cgd变为栅极到屏蔽栅电极的寄生电容Cgs与屏蔽栅电极到漏极的寄生电容Csd串联的形式，串联后栅极到漏极的寄生电容Cgd会降低，从而减小器件的开关损耗。同时屏蔽栅电极还可以起到场板作用，调节栅极区域以及漂移区电场，提升器件耐压能力。
具有屏蔽栅电极的GaN异质结纵向半导体器件第二实施例：
作为本实用新型具有屏蔽栅电极的GaN异质结纵向半导体器件第二实施例的说明，以下仅对与上述具有屏蔽栅电极的GaN异质结纵向半导体器件第一实施例的不同之处予以说明。
参见图2，本实施例的GaN N型漂移区层22内在介质槽28的下方设置有浮空P-GaN区20，浮空P-GaN区20沿横向自GaN N型漂移区层22靠近介质槽28的一侧延伸至GaN N型漂移区层22的中部。通过在GaN N型漂移区层22引入浮空P-GaN区20，从而可以缩短介质槽28的纵向深度，进而增大屏蔽栅电极29到漏极24的距离，从而进一步减小Cgd。同时，引入浮空P-GaN区20可以辅助耗尽漂移区，优化漂移区电场分布，进一步提升器件耐压能力。
具有屏蔽栅电极的GaN异质结纵向半导体器件第三实施例：
作为本实用新型具有屏蔽栅电极的GaN异质结纵向半导体器件第三实施例的说明，以下仅对与上述具有屏蔽栅电极的GaN异质结纵向半导体器件第二实施例的不同之处予以说明。
参见图3，本实施例中，半元胞结构还包括帽层31和钝化层32，帽层31形成在势垒层33的上方，钝化层32形成在帽层31的上方，帽层的材料为GaN、AlN、AlGaN、InN或InGaN，钝化层的材料为SiN、Al2O3、SiO2或HfO2。
此外，浮空P-GaN区的数量也可以为两个以上，多个浮空P-GaN区沿纵向平行布置。浮空P-GaN区的长度、厚度、掺杂浓度以及与P型掺杂阻挡层的隔离介质的厚度都会影响到器件体内电场分布以及关态漏电降低的程度，上述参数均可根据需要进行改变。上述改变也能实现本实用新型的目的。
最后需要强调的是，以上仅为本实用新型的优选实施例，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种变化和更改，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种具有屏蔽栅电极的GaN异质结纵向半导体器件，包括半元胞结构，其特征在于：
所述半元胞结构包括GaN N型重掺杂层、GaN N型漂移区层、势垒层、漏极、源极和栅极，所述漏极、所述GaN N型重掺杂层、所述GaN N型漂移区层和所述势垒层自下而上依次层叠设置，所述源极设置在所述势垒层的上方；
所述源极的下方设置有介质槽，所述介质槽在纵向上贯穿所述势垒层并向下延伸至所述GaN N型漂移区层内，所述介质槽的底壁位于所述GaN N型漂移区层的上表面和下表面之间，所述介质槽内设置有隔离介质；
所述半元胞结构还包括屏蔽栅电极，所述栅极与所述屏蔽栅电极均位于所述介质槽内并沿纵向间隔布置，所述屏蔽栅电极位于所述栅极的下方，所述栅极和所述屏蔽栅电极通过所述隔离介质隔离。
2.根据权利要求1所述的具有屏蔽栅电极的GaN异质结纵向半导体器件，其特征在于：
所述GaN N型漂移区层内在所述介质槽的下方设置有浮空P-GaN区，所述浮空P-GaN区沿横向自所述GaN N型漂移区层靠近所述介质槽的一侧延伸至所述GaN N型漂移区层的中部。
3.根据权利要求2所述的具有屏蔽栅电极的GaN异质结纵向半导体器件，其特征在于：
所述浮空P-GaN区的数量为两个以上，多个所述浮空P-GaN区沿纵向平行布置。
4.根据权利要求1至3任一项所述的具有屏蔽栅电极的GaN异质结纵向半导体器件，其特征在于：
所述介质槽包括垂直设置的槽侧壁和槽底壁，所述栅极和所述屏蔽栅电极均自所述半元胞结构的侧壁沿水平方向朝向所述槽侧壁延伸；
所述栅极的底壁与所述屏蔽栅电极的顶壁之间、所述屏蔽栅电极的底壁与所述介质槽的槽底壁之间、所述栅极的侧壁与所述介质槽的槽侧壁之间，以及所述屏蔽栅电极的侧壁与所述介质槽的槽侧壁之间均设置有所述隔离介质；
所述栅极的底壁与所述屏蔽栅电极的顶壁之间的隔离介质的厚度为d1,所述屏蔽栅电极的底壁与介质槽的底壁之间的隔离介质的厚度为d2,所述栅极的侧壁与所述介质槽的侧壁之间的隔离介质的厚度为d3，所述屏蔽栅电极的侧壁与所述介质槽的侧壁之间的隔离介质的厚度为d4；
d2和d4均大于d1，且d2和d4均大于d3。
5.根据权利要求1至3任一项所述的具有屏蔽栅电极的GaN异质结纵向半导体器件，其特征在于：
所述屏蔽栅电极与所述源极电连接。
6.根据权利要求1至3任一项所述的具有屏蔽栅电极的GaN异质结纵向半导体器件，其特征在于：
所述GaN N型漂移区层和势垒层构成异质结，所述异质结靠近所述GaN N型漂移区层界面形成二维电子气沟道。
7.根据权利要求1至3任一项所述的具有屏蔽栅电极的GaN异质结纵向半导体器件，其特征在于：
所述势垒层的材料为AlGaN、AlN、InN或InGaN。
8.根据权利要求1至3任一项所述的具有屏蔽栅电极的GaN异质结纵向半导体器件，其特征在于：
所述半元胞结构还包括帽层，所述帽层形成在所述势垒层的上方，所述帽层的材料为GaN、AlN、AlGaN、InN或InGaN。
9.根据权利要求8所述的具有屏蔽栅电极的GaN异质结纵向半导体器件，其特征在于：
所述半元胞结构还包括钝化层，所述钝化层形成在所述帽层的上方，所述钝化层的材料为SiN、Al2O3、SiO2或HfO2。
10.根据权利要求1至3任一项所述的具有屏蔽栅电极的GaN异质结纵向半导体器件，其特征在于：
所述漏极与所述GaN N型重掺杂层欧姆接触，所述源极与所述势垒层欧姆接触。
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PE01 Entry into force of the registration of the contract for pledge of patent right
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Effective date of registration: 20230504

Granted publication date: 20211123

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Pledgor: INNOSCIENCE (ZHUHAI) TECHNOLOGY Co.,Ltd.

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