CN214506874U - 一种芯片使能电路 - Google Patents
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Abstract
本实用新型提供了一种芯片使能电路，包括：预调节单元，所述预调节单元包括预调整器；处理单元，所述处理单元电连接于所述预调节单元，所述处理单元包括锁存器；执行单元，所述执行单元电连接于所述预调节单元和所述处理单元之间。本实用新型结构设计巧妙，在芯片失能时，实现延时关机，实现芯片全关断，且没有电流消耗，满足关断静态电流为零的要求，提升了芯片的性能，同时使能时实现芯片自启动。
Description
技术领域
本实用新型涉及芯片技术领域，更具体的说是，涉及一种芯片使能电路。
背景技术
现有的芯片使能工作需要在内部的一个独立电源提供控制信号的判断，这样在关机时，芯片依然存在电流消耗，未能满足关断静态电流为零的要求，从而影响了芯片的性能。如图1所示，一般的芯片使能电路，有个独立的预调整模块，该预调整模块产生的Pre_VDD给EN判断模块供电，产生内部逻辑电平ENA，再控制其他的inter block(内部模块)工作；预调整模块独立与EN判断模块工作，造成在关机时即EN＝0时，整个芯片存在功耗。
实用新型内容
本实用新型的目的是提供一种芯片使能电路。
本实用新型要解决的是传统芯片使能电路关断静态电流不为零的问题。
与现有技术相比，本实用新型技术方案及其有益效果如下：
一种芯片使能电路，包括：预调节单元，所述预调节单元包括预调整器；处理单元，所述处理单元电连接于所述预调节单元，所述处理单元包括锁存器；执行单元，所述执行单元电连接于所述预调节单元和所述处理单元之间。
作为进一步改进的，所述预调整器的一端连接于电压输入端，所述预调整器的另一端接地，所述预调整器的第一输入端连接于EN PIN信号端，所述预调整器的第二输入端连接于所述锁存器的输出端，所述预调整器的输出端连接于所述锁存器的第一输入端。
作为进一步改进的，所述处理单元还包括判断模块，所述判断模块的第一输入端连接于所述EN PIN信号端，所述判断模块的第二输入端连接于所述预调整器的输出端，所述判断模块的输出端连接于所述锁存器的第二输入端。
作为进一步改进的，所述处理单元还包括定时器，所述定时器的输入端连接于所述判断模块的输出端，所述定时器的输出端连接于所述锁存器的第三输入端，所述定时器的时钟信号输入端连接于所述执行单元。
作为进一步改进的，所述执行单元包括内部模块，所述内部模块的输入端连接于所述锁存器的输出端，所述内部模块的一端连接于所述电压输入端，所述内部模块的另一端接地，所述内部模块连接于所述定时器的时钟信号输入端。
作为进一步改进的，所述锁存器为RS触发器，所述RS触发器的S端连接于所述判断模块的输出端，所述RS触发器的R端连接于所述定时器的输出端，所述RS触发器的Q’端连接于所述内部模块的输入端，且所述RS触发器的Q’端连接于所述预调整器的第二输入端。
作为进一步改进的，所述定时器包括：
第一触发器，所述第一触发器为D触发器，所述第一触发器的D端连接于所述第一触发器的
端，所述第一触发器的clk端连接于所述内部模块；
第二触发器，所述第二触发器为D触发器，所述第二触发器的D端连接于所述第二触发器的
端，所述第二触发器的clk端连接于所述第一触发器的Q端，所述第二触发器的reset端连接于所述第一触发器的reset端；
第三触发器，所述第三触发器为D触发器，所述第三触发器的D端连接于所述第三触发器的
端，所述第三触发器的clk端连接于所述第二触发器的Q端，所述第三触发器的reset端连接于所述第一触发器的reset端；
第四触发器，所述第四触发器为D触发器，所述第四触发器的D端连接于所述第四触发器的
端，所述第四触发器的clk端连接于所述第三触发器的Q端，所述第四触发器的reset端连接于所述第一触发器的reset端，所述第四触发器的Q端连接于所述RS触发器的R端。
作为进一步改进的，所述锁存器的输出端输出ENA信号。
作为进一步改进的，所述预调整器的输出端输出Pre_VDD信号。
本实用新型的有益效果为：本实用新型结构设计巧妙，在芯片失能时，实现延时关机，实现芯片全关断，且没有电流消耗，满足关断静态电流为零的要求，提升了芯片的性能，同时使能时实现芯片自启动。
附图说明
图1是背景技术的一般芯片使能电路图。
图2是本实用新型实施例提供的芯片使能电路图。
图3是本实用新型实施例提供的芯片使能电路的波形图。
图4是本实用新型实施例提供的定时器的内部电路图。
图5是本实用新型实施例提供的锁存器的内部电路图。
图中：1.预调节单元 11.预调整器 2.处理单元
21.判断模块 22.定时器 221.第一触发器
222.第二触发器 223.第三触发器 224.第四触发器
23.锁存器 3.执行单元 31.内部模块
具体实施方式
为使本实用新型实施方式的目的、技术方案和优点更加清楚，下面将结合本实用新型实施方式中的附图，对本实用新型实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本实用新型一部分实施方式，而不是全部的实施方式。基于本实用新型中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本实用新型保护的范围。因此，以下对在附图中提供的本实用新型的实施方式的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施方式。基于本实用新型中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本实用新型保护的范围。
在本实用新型的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
参照图2至图5所示，一种芯片使能电路，包括：预调节单元1；处理单元2，所述处理单元2电连接于所述预调节单元1，所述处理单元2包括锁存器23；执行单元3，所述执行单元3电连接于所述预调节单元1和所述处理单元2之间。
参照图2所示，所述预调节单元1包括预调整器11，所述预调整器11的一端连接于电压输入端，所述预调整器11的另一端接地，所述预调整器11的第一输入端连接于EN PIN信号端，所述预调整器11的第二输入端连接于所述锁存器23的输出端，所述预调整器11的输出端连接于所述锁存器23的第一输入端。
参照图2所示，所述处理单元2还包括判断模块21，所述判断模块21的第一输入端连接于所述EN PIN信号端，所述判断模块21的第二输入端连接于所述预调整器11的输出端，所述判断模块21的输出端连接于所述锁存器23的第二输入端。
参照图2所示，所述处理单元2还包括定时器22，所述定时器22的输入端连接于所述判断模块21的输出端，所述定时器22的输出端连接于所述锁存器23的第三输入端，所述定时器22的时钟信号输入端连接于所述执行单元3。
参照图2所示，所述执行单元3包括内部模块31，所述内部模块31的输入端连接于所述锁存器23的输出端，所述内部模块31的一端连接于所述电压输入端，所述内部模块31的另一端接地，所述内部模块31连接于所述定时器22的时钟信号输入端。
参照图2和图5所示，所述锁存器23为RS触发器，所述RS触发器的S端连接于所述判断模块21的输出端，所述RS触发器的R端连接于所述定时器22的输出端，所述RS触发器的Q’端连接于所述内部模块31的输入端，且所述RS触发器的Q’端连接于所述预调整器11的第二输入端。
参照图4所示，所述定时器22包括第一触发器221、第二触发器222、第三触发器223和第四触发器224；所述第一触发器221为D触发器，所述第一触发器221的D端连接于所述第一触发器221的
端，所述第一触发器221的clk端连接于所述内部模块31；第二触发器222，所述第二触发器222为D触发器，所述第二触发器222的D端连接于所述第二触发器222的
端，所述第二触发器222的clk端连接于所述第一触发器221的Q端，所述第二触发器222的reset端连接于所述第一触发器221的reset端；第三触发器223，所述第三触发器223为D触发器，所述第三触发器223的D端连接于所述第三触发器223的
端，所述第三触发器223的clk端连接于所述第二触发器222的Q端，所述第三触发器223的reset端连接于所述第一触发器221的reset端；第四触发器224，所述第四触发器224为D触发器，所述第四触发器224的D端连接于所述第四触发器224的
端，所述第四触发器224的clk端连接于所述第三触发器223的Q端，所述第四触发器224的reset端连接于所述第一触发器221的reset端，所述第四触发器224的Q端连接于所述RS触发器的R端。
参照图2所示，所述锁存器23的输出端输出ENA信号。
参照图2所示，所述预调整器11的输出端输出Pre_VDD信号。
本实用新型提供的一种芯片使能电路的工作原理为：上电时由EN PIN信号直接控制预调整器11工作，产生的Pre_VDD给判断模块21、锁存器23和定时器22供电，同时根据ENPIN电压产生ENA的内部逻辑电平，该逻辑电平直接控制内部模块31工作，同时ENA还一起参与预调整器11的打开；当EN PIN关断时，定时器22和锁存器23产生的延时关机信号ENA，该信号可以控制预调整器11持续工作，直到ENA翻转逻辑时，内部模块31关断，预调整器11关机，Pre_VDD下电，至此所有模块全关机，芯片没有电流消耗。
本实施例的工作原理和工作过程等内容可以参照前述实施例相应内容。
本说明书中的上述各个实施例之间相同或相似部分可相互参照，每个实施方式重点说明与其他实施方式不同之处，但并不限定它们的不同之处不能相互替换或叠加。
以上实施例仅用以解释说明本实用新型的技术方案而非对其限制。本领域技术人员应当理解，未脱离本实用新型精神和范围的任何修改和等同替换，均应落入本实用新型权利要求的保护范围中。
Claims (9)
1.一种芯片使能电路，其特征在于，包括：
预调节单元，所述预调节单元包括预调整器；
处理单元，所述处理单元电连接于所述预调节单元，所述处理单元包括锁存器；
执行单元，所述执行单元电连接于所述预调节单元和所述处理单元之间。
2.根据权利要求1所述的一种芯片使能电路，其特征在于，所述预调整器的一端连接于电压输入端，所述预调整器的另一端接地，所述预调整器的第一输入端连接于EN PIN信号端，所述预调整器的第二输入端连接于所述锁存器的输出端，所述预调整器的输出端连接于所述锁存器的第一输入端。
3.根据权利要求2所述的一种芯片使能电路，其特征在于，所述处理单元还包括判断模块，所述判断模块的第一输入端连接于所述EN PIN信号端，所述判断模块的第二输入端连接于所述预调整器的输出端，所述判断模块的输出端连接于所述锁存器的第二输入端。
4.根据权利要求3所述的一种芯片使能电路，其特征在于，所述处理单元还包括定时器，所述定时器的输入端连接于所述判断模块的输出端，所述定时器的输出端连接于所述锁存器的第三输入端，所述定时器的时钟信号输入端连接于所述执行单元。
5.根据权利要求4所述的一种芯片使能电路，其特征在于，所述执行单元包括内部模块，所述内部模块的输入端连接于所述锁存器的输出端，所述内部模块的一端连接于所述电压输入端，所述内部模块的另一端接地，所述内部模块连接于所述定时器的时钟信号输入端。
6.根据权利要求5所述的一种芯片使能电路，其特征在于，所述锁存器为RS触发器，所述RS触发器的S端连接于所述判断模块的输出端，所述RS触发器的R端连接于所述定时器的输出端，所述RS触发器的Q’端连接于所述内部模块的输入端，且所述RS触发器的Q’端连接于所述预调整器的第二输入端。
7.根据权利要求6所述的一种芯片使能电路，其特征在于，所述定时器包括：
第一触发器，所述第一触发器为D触发器，所述第一触发器的D端连接于所述第一触发器的
端，所述第一触发器的clk端连接于所述内部模块；
第二触发器，所述第二触发器为D触发器，所述第二触发器的D端连接于所述第二触发器的
端，所述第二触发器的clk端连接于所述第一触发器的Q端，所述第二触发器的reset端连接于所述第一触发器的reset端；
第三触发器，所述第三触发器为D触发器，所述第三触发器的D端连接于所述第三触发器的
端，所述第三触发器的clk端连接于所述第二触发器的Q端，所述第三触发器的reset端连接于所述第一触发器的reset端；
第四触发器，所述第四触发器为D触发器，所述第四触发器的D端连接于所述第四触发器的
端，所述第四触发器的clk端连接于所述第三触发器的Q端，所述第四触发器的reset端连接于所述第一触发器的reset端，所述第四触发器的Q端连接于所述RS触发器的R端。
8.根据权利要求1所述的一种芯片使能电路，其特征在于，所述锁存器的输出端输出ENA信号。
9.根据权利要求2所述的一种芯片使能电路，其特征在于，所述预调整器的输出端输出Pre_VDD信号。
Priority Applications (1)
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|---|---|---|---|
| CN202023063688.8U CN214506874U (zh) | 2020-12-17 | 2020-12-17 | 一种芯片使能电路 |
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| CN (1) | CN214506874U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112583246A (zh) * | 2020-12-17 | 2021-03-30 | 英麦科（厦门）微电子科技有限公司 | 一种芯片使能电路 |
-
2020
- 2020-12-17 CN CN202023063688.8U patent/CN214506874U/zh not_active Withdrawn - After Issue
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN112583246A (zh) * | 2020-12-17 | 2021-03-30 | 英麦科（厦门）微电子科技有限公司 | 一种芯片使能电路 |
| CN112583246B (zh) * | 2020-12-17 | 2024-05-10 | 拓尔微电子股份有限公司 | 一种芯片使能电路 |
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