CN111722559B - 一种基于dsp和fpga架构的低功耗处理方法 - Google Patents
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Abstract
本发明公开了一种基于DSP和FPGA架构的低功耗处理方法，包括以下步骤：系统上电后，DSP和FPGA完成初始化，分别进入正常工作模式；DSP判断是否接收到外部数据；当DSP没有接收到外部数据时，DSP关断FPGA的输入时钟，然后DSP进入低功耗工作模式；当DSP接收到外部数据时，中断低功耗工作模式，跳转至正常工作模式，接收外部数据；DSP判断外部数据是否需要FPGA配合处理；当DSP判断不需要FPGA配合处理时，保持关断FPGA的输入时钟，并处理外部数据，在外部数据处理完成后，继续进行DSP判断是否接收到外部数据的步骤。本发明能够大大减少功耗的产生，提高系统稳定性。
Description
技术领域
本发明涉及数字信号处理技术领域，特别是涉及一种基于DSP和FPGA架构的低功耗处理方法。
背景技术
在目前信号处理设计中，基于DSP和FPGA架构的处理方式广泛应用于通信、计算机及电子等领域。DSP和FPGA架构的处理设备可以满足数据量大、运算复杂、实时要求很高的各类应用系统。
随着信号处理系统的发展，设备复杂度的不断提升，芯片内的功耗、热耗也随之增大。功耗过高主要带来两方面的问题：一是散热急剧增大，二是设备能源快速消耗。散热不及时或超过芯片所要求的温度可能导致芯片工作不稳定，甚至会损坏芯片，而快速的能源消耗也是影响设备使用方式的重要因素。所以降低设备功耗，使之满足设备使用条件成为了一个十分棘手的问题。
现有系统工作时，DSP和FPGA长时间处于正常工作状态，芯片内部将产生大量的热耗，给整个设备带来的功耗和热耗压力，特别是当设备进行高温试验时，芯片的高温问题就显的尤为突出
发明内容
本发明的目的在于提供一种基于DSP和FPGA架构的低功耗处理方法，能够大大减少功耗的产生，提高系统稳定性。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种基于DSP和FPGA架构的低功耗处理方法，包括以下步骤：系统上电后，DSP和FPGA完成初始化，分别进入正常工作模式；DSP判断是否接收到外部数据，其中，外部数据能够通过FPGA的逻辑或门输入到DSP；当DSP没有接收到外部数据时，DSP关断FPGA的输入时钟，以使得FPGA进入低功耗工作模式，然后DSP进入低功耗工作模式，其中，FPGA在低功耗工作模式下逻辑或门仍然存在；当DSP接收到外部数据时，中断低功耗工作模式，跳转至正常工作模式，接收外部数据；DSP判断外部数据是否需要FPGA配合处理；当DSP判断不需要FPGA配合处理时，保持关断FPGA的输入时钟，并处理外部数据，在外部数据处理完成后，继续进行DSP判断是否接收到外部数据的步骤。
优选的，所述低功耗处理方法还包括：当DSP判断需要FPGA配合处理时，开启FPGA的输入时钟，以使得FPGA中断低功耗工作模式，跳转至正常工作模式，然后DSP与FPGA配合处理外部数据，在外部数据处理完成后，继续进行DSP判断是否接收到外部数据的步骤。
优选的，DSP由MCU或ARM代替。
优选的，FPGA由CPLD代替。
优选的，所述DSP和FPGA完成初始化包括：DSP将一个外部管脚初始化为低功耗中断响应口，将两个外部管脚初始化为串口接收脚；FPGA将两个外部输入管脚通过逻辑或门输出到与低功耗中断响应口相连的低功耗唤醒脚，并将所述两个外部输入管脚直连到与DSP的串口接收脚。
优选的，FPGA的输入时钟由时钟管理芯片提供，DSP通过I2C接口连接时钟管理芯片，以控制时钟管理芯片关断或开启FPGA的输入时钟。
优选的，所述当DSP接收到外部数据时，中断低功耗工作模式，跳转至正常工作模式，接收外部数据包括：当DSP的低功耗中断响应口接收到FPGA的低功耗唤醒脚的唤醒信号时，中断低功耗工作模式，跳转至正常工作模式，使用串口接收脚接收外部数据。
区别于现有技术的情况，本发明的有益效果是：采用基于DSP和FPGA架构的间歇性低功耗处理方式，通过DSP的低功耗工作模式及对FPGA的输入时钟的管控，利用FPGA的输入时钟关断后，功耗大幅度降低的特点，从而能够大大减少功耗的产生，提高系统稳定性，可以解决现有技术中因DSP和FPGA的高功耗可能会给系统工作带来的工作不稳定、高消耗的问题，具有唤醒速度快、响应及时的优点。
附图说明
图1是本发明实施例的一种基于DSP和FPGA架构的低功耗处理方法的流程图；
图2是本发明实施例的FPGA和DSP架构的架构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图1，本发明实施例的基于DSP和FPGA架构的低功耗处理方法包括以下步骤：
S1：系统上电后，DSP和FPGA完成初始化，分别进入正常工作模式；
S2：DSP判断是否接收到外部数据，其中，外部数据能够通过FPGA的逻辑或门输入到DSP；
S3：当DSP没有接收到外部数据时，DSP关断FPGA的输入时钟，以使得FPGA进入低功耗工作模式，然后DSP进入低功耗工作模式，其中，FPGA在低功耗工作模式下逻辑或门仍然存在；
S4：当DSP接收到外部数据时，中断低功耗工作模式，跳转至正常工作模式，接收外部数据；
S5：DSP判断外部数据是否需要FPGA配合处理；
S6：当DSP判断不需要FPGA配合处理时，保持关断FPGA的输入时钟，并处理外部数据，在外部数据处理完成后，继续进行DSP判断是否接收到外部数据的步骤。
其中，DSP关断FPGA的输入时钟后，FPGA的内部时钟逻辑停止，大大降低FPGA的运行功耗，但是FPGA的逻辑或门仍然存在，外部数据仍然可以通过逻辑或门输入到DSP，此时DSP会被唤醒，开始接收并处理并外部数据。只要DSP能够独自处理外部数据，就不需要开启FPGA的输入时钟。
在本实施例中，低功耗处理方法还包括：
S7：当DSP判断需要FPGA配合处理时，开启FPGA的输入时钟，以使得FPGA中断低功耗工作模式，跳转至正常工作模式，然后DSP与FPGA配合处理外部数据，在外部数据处理完成后，继续进行DSP判断是否接收到外部数据的步骤。
如果DSP无法独自处理外部数据，就需要开启FPGA的输入时钟，DSP和FPGA一起配合处理外部数据，当外部数据处理完成后，如果没有其他外部数据输入，DSP又会关断FPGA的输入时钟，并且自身也进入低功耗工作模式。通过不断重复上述步骤，DSP和FPGA会间歇性地进入低功耗工作模式。
本发明实施例解决了现有系统工作时，DSP和FPGA长时间处于正常工作状态，芯片内部将产生大量的热耗，给整个设备带来功耗和热耗压力的问题，特别是当设备进行高温试验，芯片的高温问题就显的尤为突出。本发明采用基于DSP和FPGA架构的间歇性低功耗处理方式，可有效解决或缓解这些问题。
本发明实施例的低功耗处理方法可以运行在基于DSP和FPGA架构的处理设备上，在一种工程应用中，DSP和FPGA架构如图2所示。DSP通过三个外部输入管脚与FPGA相连。FPGA有两个外部输入管脚，FPGA的输入时钟由时钟管理芯片提供。在该工程应用中，DSP的型号为DSP28335，时钟管理芯片的型号为5P1105，FPGA和DSP与接口芯片连接。
低功耗处理方法中，DSP和FPGA完成初始化包括：
DSP将一个外部管脚GP103初始化为低功耗中断响应口，将两个外部管脚GP101、GP102初始化为串口接收脚；
FPGA将两个外部输入管脚UART1、UART2通过逻辑或门输出到与低功耗中断响应口相连的低功耗唤醒脚WAKEUP，并将两个外部输入管脚UART1、UART2直连到与DSP的串口接收脚。
当然，DSP可复用其他外部输入管脚作为低功耗中断响应口、串口接收脚。FPGA也使用其他外部输入管脚或触发电平信号通过逻辑或门输出到低功耗唤醒脚WAKEUP。
低功耗处理方法中，当DSP接收到外部数据时，中断低功耗工作模式，跳转至正常工作模式，接收外部数据包括：
当DSP的低功耗中断响应口接收到FPGA的低功耗唤醒脚WAKEUP的唤醒信号时，中断低功耗工作模式，跳转至正常工作模式，使用串口接收脚接收外部数据。
其中，FPGA上电完成初始化后，通知DSP自身的工作状态。此时，FPGA将外部数据从外部输入管脚UART1、UART2通过逻辑或门输出到低功耗唤醒脚WAKEUP，且将该两个外部输入管脚UART1、UART2直连到与DSP相连的外部输出管脚(也命名为UART1、UART2)。
进一步的，DSP通过I2C接口连接时钟管理芯片，以控制时钟管理芯片关断或开启FPGA的输入时钟。
其中，时钟管理芯片的时钟控制管脚与DSP的I2C接口连接，由DSP控制时钟管理芯片关断或开启FPGA的输入时钟，以达到整个系统的功耗控制。
通过上述方式，本发明实施例的基于DSP和FPGA架构的低功耗处理方法具有以下特点：
(1)利用FPGA等现场可编程逻辑器件的输入时钟关断后，功耗大幅度降低的特点，搭建了一种快速响应，工作模式可切换的系统；
(2)利用FPGA等现场可编程逻辑器件的内部逻辑门在输入时钟关断后，不影响逻辑或门及连通线路的特点，可为DSP的低功耗唤醒提供多路唤醒源；
(3)利用DSP的低功耗唤醒速度快、FPGA输入时钟开启后能快速响应等特点，组成快速响应的逻辑。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (6)
1.一种基于DSP和FPGA架构的低功耗处理方法，其特征在于，包括以下步骤：
系统上电后，DSP和FPGA完成初始化，分别进入正常工作模式；
所述DSP和FPGA完成初始化包括：
DSP将一个外部管脚初始化为低功耗中断响应口，将两个外部管脚初始化为串口接收脚；
FPGA将两个外部输入管脚通过逻辑或门输出到与低功耗中断响应口相连的低功耗唤醒脚，并将所述两个外部输入管脚直连到与DSP的串口接收脚；
DSP判断是否接收到外部数据，其中，外部数据能够通过FPGA的逻辑或门输入到DSP；
当DSP没有接收到外部数据时，DSP关断FPGA的输入时钟，以使得FPGA进入低功耗工作模式，然后DSP进入低功耗工作模式，其中，FPGA在低功耗工作模式下逻辑或门仍然存在；
当DSP接收到外部数据时，中断低功耗工作模式，跳转至正常工作模式，接收外部数据；
DSP判断外部数据是否需要FPGA配合处理；
当DSP判断不需要FPGA配合处理时，保持关断FPGA的输入时钟，并处理外部数据，在外部数据处理完成后，继续进行DSP判断是否接收到外部数据的步骤。
2.根据权利要求1所述的低功耗处理方法，其特征在于，所述低功耗处理方法还包括：
当DSP判断需要FPGA配合处理时，开启FPGA的输入时钟，以使得FPGA中断低功耗工作模式，跳转至正常工作模式，然后DSP与FPGA配合处理外部数据，在外部数据处理完成后，继续进行DSP判断是否接收到外部数据的步骤。
3.根据权利要求1或2所述的低功耗处理方法，其特征在于，DSP由MCU或ARM代替。
4.根据权利要求3所述的低功耗处理方法，其特征在于，FPGA由CPLD代替。
5.根据权利要求4所述的低功耗处理方法，其特征在于，FPGA的输入时钟由时钟管理芯片提供，DSP通过I2C接口连接时钟管理芯片，以控制时钟管理芯片关断或开启FPGA的输入时钟。
6.根据权利要求5所述的低功耗处理方法，其特征在于，所述当DSP接收到外部数据时，中断低功耗工作模式，跳转至正常工作模式，接收外部数据包括：
当DSP的低功耗中断响应口接收到FPGA的低功耗唤醒脚的唤醒信号时，中断低功耗工作模式，跳转至正常工作模式，使用串口接收脚接收外部数据。
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