CN101420225B - 基于fpga的高精度时差校准方法 - Google Patents

Abstract

基于FPGA的高精度时差校准方法，利用现在流行的处理器FPGA芯片，提供一种绝对时差处理算法，特别是高精度的时钟源的超前相位的处理算法。本发明可以在校准相对时差的同时，实现对绝对时差的校准，采用高精度的时钟源的超前相位的处理算法，主要时差校准算法由FPGA完成，对于超前相位数据特别是超前一个FPGA工作时钟周期的时差，采用DSP配合将超前时差转化为滞后时差，通过FPGA整秒时刻校准，来得到高精度时间基准脉冲和时间，在校准超前时差(这个时差的绝对值小于一个时间基准脉冲的周期)，可以实现时间与基准时间同步，这种方法具有减少地面注入频度、星间同步快、实时性强等优点，为实现星座时间同步提供一种实现手段。

Description

基于FPGA的高精度时差校准方法

技术领域

本发明涉及一种高精度时差校准方法，尤其涉及一种基于FPGA的高精度时差校准方法，主要用于高精度时差校准。

背景技术

现在地面时间系统、卫星星座中的时间管理以及星地之间时间同步系统中，几乎全部需要进行时差的校准。国内外许多时间系统中对时差的校准都有应用，应用最为广泛的是各国乃至国际上公认的授时系统，但没有公开的文献对时差的处理算法进行详细介绍。

2007年10月出版《宇航计测技术》第27卷第5期发表的《GPS基频率标准的计量校准》介绍了常见的通过相位比较器调整时间差实现时间同步的方法。相位测量即相对时间差测量采用时间间隔计数器(TIC)来实现，内部振荡器同时作为时间间隔测量的时间基准参考，测量振荡器秒脉冲和GPS秒脉冲的时间差。通过微处理器(单片机或DSP处理器)实时计算得到振荡器输出频率相对于GPS系统的准确度，通过闭环回路反馈调节振荡器的输出频率。但对于时差的处理算法没有具体介绍。

1994年的26th Annual Precise Time and Time Interval(PTTI)Applications and Planning Meeting Proceeding of A Meeting上公开的《Performance Evaluation of The GPS Block IIR Time Keeping System》一文描述了GPS Block IIR时间保持系统的性能。如图1所示，GPS Block IIR的时间保持系统利用原子频标作为输入参考频率产生10.23MHz的基准频率。铷原子频标和铯原子频标作为时间保持系统的参考频率，产生1.5s的参考历元，另外一个1.5s的间隔系统历元由VCXO的10.23MHz系统钟产生。然后，两个历元输入到相位检测器(PM——Phase Meter)，PM利用一个异步的600MHz时钟周期数计算两个历元之间的时间误差。根据时间误差值，环路调整VCXO输出历元的相位，以便使VCXO相位锁定到参考的原子频标上。

从公开刊物及公开渠道上所了解到的时差校准技术情况如下：一是采用锁相环/锁频环调相技术和授时技术，通过软件实现时差校准，锁相环/锁频环调相技术已经比较成熟，而且可以得到较高精度的调相精度，但是锁相环/锁频环调相技术需要两路输入信号(一路本地信号，一路基准信号)；另外一种是采用调相技术实现时间相对同步(不考虑绝对时差)，但是具体的实现方案和算法没有见介绍。

目前国内外已有文献的不足在于：(1)没有给出详细时差处理算法，特别是绝对时差与相对时差同时校准的算法介绍；(2)没有相关算法的具体实现方案和设计的介绍。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种基于FPGA的高精度时差校准方法，利用现在流行的处理器FPGA芯片，提供一种绝对时差处理算法，特别是高精度的时钟源的超前相位的处理算法，采用本发明可以减少地面注入频度，并且星间同步快、实时性强。

本发明的技术解决方案：基于FPGA的高精度时差校准方法，包括以下步骤：(1)DSP首先判断时差数据Δt的有效性，其中Δt＝ΔTs+ΔTp，ΔTs为绝对时差，ΔTp为相对时差，如果时差数据Δt无效，DSP不进行处理，DSP不给FPGA送时差数据Δt；如果时差数据Δt有效，则判断当前秒脉冲计数值Ts是否等于绝对时差ΔTs，如果当前秒脉冲计数值Ts与绝对时差ΔTs相等，则执行步骤(2)，否则，执行步骤(3)；

(2)判断相对时差ΔTp的正负性，如果相对时差ΔTp为正值，执行步骤(a)，如果相对时差ΔTp为负值，则执行步骤(b)

(a)DSP不处理时差数据Δt，向FPGA发送秒脉冲相位调整指令并将相对时差ΔTp送给FPGA，FPGA对秒脉冲相位进行调整；

(b)DSP将相对时差ΔTp调整成正值1s+ΔTp，同时判断是否需要补偿秒脉冲计数，如果需要补偿秒脉冲计数，则执行步骤a，否则，执行步骤b；

a.DSP将相对时差ΔTp调整成1s+ΔTp，然后DSP发送秒脉冲相位调整指令给FPGA，由FPGA调整秒脉冲相位，其中送给FPGA的秒脉冲相位调整量为1+ΔTp；

b.DSP向当前秒脉冲计数值Ts借位，调整秒脉冲计数值为Ts-1，将相对时差ΔTp调整成1s+ΔTp，然后，DSP发授时指令和秒脉冲相位调整指令给FPGA，由FPGA对时差Δt进行调整，其中送给FPGA的秒脉冲计数值为Ts-1、秒脉冲相位调整量为1+ΔTp；

(3)判断相对时差ΔTp的正负性，如果相对时差ΔTp为正值，执行步骤(c)，如果相对时差ΔTp为负值，执行步骤(d)；

(c)DSP向FPGA发送授时指令和秒脉冲相位调整指令，由FPGA对时差Δt进行调整，其中送给FPGA的秒脉冲计数值为ΔTs、相对时差为ΔTp；

(d)DSP将相对时差ΔTp调整成正值1s+ΔTp，同时判断是否需要补偿秒脉冲计数，如果需要补偿秒脉冲计数，则执行步骤c，否则执行步骤d；

c.DSP将相对时差ΔTp调整成1s+ΔTp，然后，DSP发授时指令和秒脉冲相位调整指令给FPGA，送给FPGA的秒脉冲计数值为ΔTs、秒脉冲相位调整量为1+ΔTp，FPGA完成对时差Δt的调整；

d.DSP向绝对时差ΔTs借位，调整秒脉冲计数值为ΔTs-1，将相对时差ΔTp调整成1s+ΔTp，然后，DSP向FPGA发授时指令和秒脉冲相位调整指令，送给FPGA的秒脉冲计数值为ΔTs-1、秒脉冲相位调整量为1+ΔTp，FPGA完成对时差Δt的调整；

(4)FPGA在整秒时刻执行秒脉冲相位调整指令调整相对时差ΔTp，判断是否需要调整秒脉冲相位，如果需要调整秒脉冲相位执行步骤(e)，否则执行(f)；

(e)FPGA在整秒时刻处理相对时差ΔTp或1+ΔTp，当FPGA工作时钟周期计数器的计数值为0时，判断秒脉冲相位调整量是否大于等于相对时差最大调整量的绝对值，如果秒脉冲相位调整量大于等于相对时差最大调整量的绝对值，工作时钟周期计数器直接清零，FPGA同时利用秒脉冲计数器的计数值产生秒脉冲；如果秒脉冲相位调整量小于相对时差最大调整量的绝对值，工作时钟周期计数器的计数值等于当前值加上相对时差再加1，FPGA同时利用秒脉冲计数器的计数值产生秒脉冲；

(f)判断工作时钟周期计数器的计数值是否大于等于相对时差最大调整量的绝对值，如果是，则工作时钟周期计数器直接清零，否则，工作时钟周期计数器的计数值等于当前值加1；

(5)FPGA执行授时指令，判断是否需要调整秒脉冲计数器的计数值，如果需要则执行步骤(g)，否则执行步骤(h)；

(g)当FPGA接收到授时指令，将秒脉冲计数器的计数值调整为DSP送给FPGA的秒脉冲计数值；

(h)判断时钟周期计数器的计数值是否大于等于相对时差最大调整量的绝对值，如果是，则秒脉冲计数器的计数值等于当前值加1，否则秒脉冲计数器的计数值等于当前值。

所述的时差数据Δt的有效性判断方法为：DSP比较接收到的时差数据Δt与DSP的当前秒脉冲计数值Ts，如果ΔTs<0、并且ΔTs+Ts<0，则时差数据Δt无效，否则时差数据Δt有效。

本发明与现有技术相比的优点是：本发明可以在校准相对时差的同时，实现对绝对时差的校准，采用高精度的时钟源的超前相位的处理算法，主要时差校准算法由FPGA完成，对于超前相位数据特别是超前一个FPGA工作时钟周期的时差，采用DSP配合将超前时差转化为滞后时差，通过FPGA整秒时刻校准，来得到高精度时间基准脉冲和时间，在校准超前时差(这个时差的绝对值小于一个时间基准脉冲的周期)，可以实现时间与基准时间同步，这种方法具有减少地面注入频度、星间同步快、实时性强等优点，为实现星座时间同步提供一种实现手段。

附图说明

图1为现有时间保持系统的结构框图；

图2为DSP向FPGA发出调整秒脉冲指令和授时指令的工作流程图；

图3为FPGA执行调整秒脉冲相位指令的工作流程图；

图4为FPGA执行授时指令的工作流程图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步详细的描述：

FPGA外部输入一个工作时钟，另外一台设备具有一个不同源与FPGA工作时钟的时钟，它们之间的存在时间差Δt，某种应用条件下需调整这个时差，本发明采用基于FPGA为主处理芯片的硬件平台，利用基于FPGA实现的高精度时差校准方法可以校准这个时差。

这里首先说明几个概念和时差有效性的判断方法。

时差Δt：指本地时间与基准时间的差Δt＝ΔTs+ΔTp，包括绝对时差ΔTs和相对时差ΔTp，绝对时差ΔTs指秒脉冲的计数值，相对时差ΔTp指秒脉冲的相位差。

相对时差ΔTp的最大调整量由时间基准脉冲(这里即秒脉冲)的周期确定，最大调整量为(负时间基准脉冲周期，正时间基准脉冲周期)。调整步进由FPGA完成时差调整功能的工作时钟的周期决定，调整步进为此工作时钟周期的整数倍。因此，FPGA可以调整相对时差的最大调整量可以表示为(-(时间基准脉冲周期÷工作时钟周期)，+(时间基准脉冲周期÷工作时钟周期))。时差数据Δt的有效性判断方法是：DSP比较接收到的时差数据Δt与DSP内的当前秒脉冲计数值Ts、秒脉冲相位Tp：如果ΔTs<0、并且ΔTs+Ts<0，则时差数据Δt无效。

如图2所示，DSP向FPGA发出调整秒脉冲指令和授时指令的工作流程为：

(1)DSP首先判断时差数据Δt的有效性。

1)如果时差数据Δt无效，DSP不进行处理，DSP不给FPGA送时差数据Δt，此时FPGA不进行时差调整；如果时差数据Δt有效，则判断当前本地的秒脉冲计数值Ts是否等于绝对时差ΔTs；

2)如果当前本地的秒脉冲计数值Ts与绝对时差ΔTs相等，则判断相对时差ΔTp的正负性。

①如果ΔTp为正值，DSP不处理时差数据Δt，发送秒脉冲相位调整指令给FPGA、将相对时差ΔTp送给FPGA，FPGA完成对秒脉冲相位的调整；

②如果相对时差ΔTp为负值即ΔTp<0，则需要将相对时差ΔTp调整成正值1s+ΔTp，同时判断是否需要补偿秒脉冲计数；

a.如果需要补偿秒脉冲计数，则将相对时差ΔTp调整成1s+ΔTp，之后，DSP发送秒脉冲相位调整指令给FPGA，送给FPGA秒脉冲相位调整量为1+ΔTp，FPGA调整秒脉冲相位从而实现对时差的调整；

b.如果不需要补偿秒脉冲计数值，则向当前本地的秒脉冲计数值Ts借位，即需要调整秒脉冲计数值为Ts-1，将相对时差ΔTp调整成1s+ΔTp，之后，DSP发授时指令和秒脉冲相位调整指令给FPGA，送给FPGA秒脉冲计数值为Ts-1、秒脉冲相位调整量为1+ΔTp，再由FPGA完成对时差的调整；

3)如果当前本地的秒脉冲计数值Ts与绝对时差ΔTs不相等，判断相对时差ΔTp的正负性。

①如果相对时差ΔTp为正值，DSP发送发授时指令和秒脉冲相位调整指令给FPGA，将秒脉冲计数值为ΔTs、相对时差ΔTp送给FPGA，FPGA实现对时差的调整；

②如果相对时差ΔTp为负值即ΔTp<0，则需要将相对时差ΔTp调整成正值1s+ΔTp，同时判断是否需要补偿秒脉冲计数；

a.如果需要补偿秒脉冲计数，则将相对时差ΔTp调整成1s+ΔTp，之后，DSP发授时指令和秒脉冲相位调整指令给FPGA，送给FPGA秒脉冲计数值为ΔTs、秒脉冲相位调整量为1+ΔTp，FPGA完成对时差的调整；

b.如果不需要补偿秒脉冲计数值，则ΔTs借位，即需要调整秒脉冲计数值为ΔTs-1，将相对时差ΔTp调整成1s+ΔTp，之后，DSP发授时指令和秒脉冲相位调整指令给FPGA，送给FPGA秒脉冲计数值为ΔTs-1、秒脉冲相位调整量为1+ΔTp，FPGA完成对时差的调整。

(2)FPGA及时执行授时指令，在整秒时刻执行秒脉冲相位调整指令调整相对时差ΔTp，获得最大化的相对时差调整范围，FPGA处理时差数据Δt，同时产生时间基准即秒脉冲计数值、时间基准脉冲即秒脉冲。

其中，FPGA执行调整秒脉冲相位指令的工作流程如图3所示：

判断是否需要调整秒脉冲相位，如果是执行步骤(a)，否则执行(b)；

(a)FPGA在整秒时刻处理相对时差ΔTp或1+ΔTp，当用于此功能的FPGA工作时钟周期计数器计数值为0时，判断秒脉冲相位调整量(即相对时差ΔTp或1+ΔTp)是否大于等于相对时差最大调整量的绝对值，如果秒脉冲相位调整量大于等于相对时差最大调整量的绝对值，计数器直接清零，FPGA同时利用秒脉冲计数器的计数值产生秒脉冲；如果秒脉冲相位调整量(即相对时差ΔTp或1+ΔTp)小于相对时差最大调整量的绝对值，工作时钟周期计数器的计数值等于当前值加上相对时差ΔTp或1+ΔTp再加1，FPGA同时利用秒脉冲计数器的计数值产生秒脉冲；

(b)判断工作时中计数器的计数值是否大于等于相对时差ΔTp/(1+ΔTp)的最大调整量的绝对值(即秒脉冲相位调整最大值)，如果是，则工作时钟周期计数器直接清零，并且秒脉冲计数器的计数值等于当前值加1，否则，工作时钟周期计数器的计数值等于当前值加1；

FPGA执行授时指令的工作流程如图4所示，判断是否需要调整秒脉冲计数器的计数值，如果是执行步骤(a)，否则执行步骤(b)；

(a)如果接收到授时指令，则秒脉冲计数器的计数值等于DSP送给FPGA的秒脉冲计数值；

(b)判断时钟周期计数器的计数值是否大于等于相对时差ΔTp/(1+ΔTp)的最大调整量的绝对值(即秒脉冲相位调整最大值)，如果是，则秒脉冲计数器的计数值等于当前值加1，否则等于当前值。

下面以一个实施例对本发明作进一详细的说明：

假定FPGA的工作时钟频率为10MHz，时间基准脉冲为秒脉冲，则FPGA调整相对时差的范围为

即(-10000000，+10000000)，闭区间表示为[-9999999，+9999999]，具体时差校准过程为：

(1)DSP首先判断时差数据Δt的有效性，如果时差数据Δt无效，DSP不进行处理，DSP不给FPGA送时差数据Δt，此时FPGA不进行时差调整，如果时差数据Δt有效，则判断当前秒脉冲计数值Ts是否等于绝对时差ΔTs；

1)如果时差数据Δt有效，当前的秒脉冲计数值Ts＝绝对时差ΔTs，则再判断相对时差ΔTp的正负性；

①如果相对时差ΔTp为正值，DSP不处理时差数据Δt，发送秒脉冲相位调整指令给FPGA，将相对时差ΔTp送给FPGA，由FPGA完成对秒脉冲相位的调整；

②如果相对时差ΔTp为负值即ΔTp<0，则需要将相对时差ΔTp调整成正值1s+ΔTp，同时判断是否需要补偿秒脉冲计数；

a.如果需要补偿秒脉冲计数，则将相对时差ΔTp调整成1s+ΔTp，之后，DSP发送秒脉冲相位调整指令给FPGA，送给FPGA秒脉冲相位调整量为1+ΔTp，FPGA调整秒脉冲相位从而实现对时差的调整；

b.如果不需要补偿秒脉冲计数值，则向当前本地的秒脉冲计数值Ts借位，即需要调整秒脉冲计数值为Ts-1，将相对时差ΔTp调整成1s+ΔTp，之后，DSP发授时指令和秒脉冲调整指令给FPGA，送给FPGA秒脉冲计数值为Ts-1、秒脉冲相位调整量为1+ΔTp，FPGA完成对时差的调整；

2)如果时差数据Δt有效，当前本地的秒脉冲计数值Ts不等于绝对时差ΔTs，则再判断相对时差ΔTp的正负性；

①如果相对时差ΔTp为正值，DSP发送发授时指令和秒脉冲调整指令给FPGA，将绝对时差ΔTs、相对时差ΔTp送给FPGA，FPGA实现对时差的调整；

②如果相对时差ΔTp为负值即ΔTp<0，则需要将相对时差ΔTp调整成正值1s+ΔTp，同时判断是否需要补偿秒脉冲计数；

a.如果需要补偿秒脉冲计数，则将相对时差ΔTp调整成1s+ΔTp，之后，DSP发授时指令和秒脉冲调整指令给FPGA，送给FPGA秒脉冲计数值为ΔTs、秒脉冲相位调整量为1+ΔTp，FPGA完成对时差的调整；

b.如果不需要补偿秒脉冲计数值，则向ΔTs借位，即需要调整秒脉冲计数值为ΔTs-1，将相对时差ΔTp调整成1s+ΔTp，之后，DSP发授时指令和秒脉冲相位调整指令给FPGA，送给FPGA秒脉冲计数值为ΔTs-1、秒脉冲相位调整量为1+ΔTp，FPGA完成对时差的调整；

(2)FPGA及时执行授时指令，在整秒时刻执行秒脉冲相位调整指令调整相对时差ΔTp，获得最大化的相对时差调整范围，FPGA处理时差数据Δt，同时产生时间基准即秒脉冲计数值、时间基准脉冲即秒脉冲。

FPGA在整秒时刻执行秒脉冲相位调整指令，判断是否需要调整秒脉冲相位，如果是执行步骤(a)，否则执行(b)；

a)如果接收到DSP发送的秒脉冲相位调整指令，在100ns时钟周期计数器的计数值为0时判断相对时差值ΔTp/(1+ΔTp)，如果时差数据ΔTp/(1+ΔTp)>＝9999999，100ns时钟周期计数器直接清零；如果时差数据ΔTp/(1+ΔTp)<9999999，100ns时钟周期计数器计数值＝当前值+ΔTp/(1+ΔTp)+1；FPGA同时利用10ns秒脉冲计数器的计数值产生时间基准脉冲即秒脉冲，送给使用者；

b)判断100ns时钟周期计数器的计数值，如果100ns时钟周期计数器的计数值>＝9999999，100ns时钟周期计数器的计数值清零，并且10ns秒脉冲计数器的计数值＝当前值+1；如果100ns时钟周期计数器的计数值<9999999，100ns时钟周期计数器的计数值＝当前值+1。

FPGA及时执行授时指令，判断是否需要调整秒脉冲计数器的计数值，如果是执行步骤(c)，否则执行步骤(d)；

c)通过判断100ns时钟周期计数器的计数值是否>＝9999999，FPGA实时对秒脉冲进行计数，如果100ns时钟周期计数器的计数值>＝9999999，则10ns秒脉冲计数器的计数值＝当前值+1，否则10ns秒脉冲计数器的计数值＝当前值；

d)如果接收到授时指令，则秒脉冲计数器计数值等于DSP送给FPGA秒脉冲计数值，例如如果接收到DSP发送的授时指令、且授时值为ΔTs/(ΔTs-1)，则秒脉冲计数值＝ΔTs/(ΔTs-1)，FPGA产生的秒脉冲计数值送给DSP的同时送给使用者。

本发明主要时差校准算法由FPGA完成，对于时间基准相位超前特别是超前一个FPGA工作时钟周期的时差，采用DSP配合将相位超前转化为相位滞后，即上述相对时差ΔTp<0的情况，通过FPGA整秒时刻调整相对时差、及时调整绝对时差，来得到高精度时间基准脉冲和时间即秒脉冲计数值。

本发明未详细描述内容为本领域技术人员公知技术。

Claims (1)

1.基于FPGA的高精度时差校准方法，其特征在于包括以下步骤：

(1)DSP首先判断时差数据Δt的有效性，其中Δt＝ΔTs+ΔTp，ΔTs为绝对时差，ΔTp为相对时差，如果时差数据Δt无效，DSP不进行处理，DSP不给FPGA送时差数据Δt；如果时差数据Δt有效，则判断当前秒脉冲计数值Ts是否等于绝对时差ΔTs，如果当前秒脉冲计数值Ts与绝对时差ΔTs相等，则执行步骤(2)，否则，执行步骤(3)；所述的时差数据Δt的有效性判断方法为：DSP比较接收到的时差数据Δt与DSP的当前秒脉冲计数值Ts，如果ΔTs＜0、并且ΔTs+Ts＜0，则时差数据Δt无效，否则时差数据Δt有效；

(2)判断相对时差ΔTp的正负性，如果相对时差ΔTp为正值，执行步骤(a)，如果相对时差ΔTp为负值，则执行步骤(b)；

(a)DSP不处理时差数据Δt，向FPGA发送秒脉冲相位调整指令并将相对时差ΔTp送给FPGA，FPGA对秒脉冲相位进行调整；

(b)DSP将相对时差ΔTp调整成正值1s+ΔTp，同时判断是否需要补偿秒脉冲计数，如果需要补偿秒脉冲计数，则执行步骤a，否则，执行步骤b；

a.DSP将相对时差ΔTp调整成1s+ΔTp，然后DSP发送秒脉冲相位调整指令给FPGA，由FPGA调整秒脉冲相位，其中送给FPGA的秒脉冲相位调整量为1+ΔTp；

b.DSP向当前秒脉冲计数值Ts借位，调整秒脉冲计数值为Ts-1，将相对时差ΔTp调整成1s+ΔTp，然后，DSP发授时指令和秒脉冲相位调整指令给FPGA，由FPGA对时差Δt进行调整，其中送给FPGA的秒脉冲计数值为Ts-1、秒脉冲相位调整量为1+ΔTp；

(3)判断相对时差ΔTp的正负性，如果相对时差ΔTp为正值，执行步骤(c)，如果相对时差ΔTp为负值，执行步骤(d)；

(c)DSP向FPGA发送授时指令和秒脉冲相位调整指令，由FPGA对时差Δt进行调整，其中送给FPGA的秒脉冲计数值为ΔTs、相对时差为ΔTp；

(d)DSP将相对时差ΔTp调整成正值1s+ΔTp，同时判断是否需要补偿秒脉冲计数，如果需要补偿秒脉冲计数，则执行步骤c，否则执行步骤d；

c.DSP将相对时差ΔTp调整成1s+ΔTp，然后，DSP发授时指令和秒脉冲相位调整指令给FPGA，送给FPGA的秒脉冲计数值为ΔTs、秒脉冲相位调整量为1+ΔTp，FPGA完成对时差Δt的调整；

d.DSP向绝对时差ΔTs借位，调整秒脉冲计数值为ΔTs-1，将相对时差ΔTp调整成1s+ΔTp，然后，DSP向FPGA发授时指令和秒脉冲相位调整指令，送给FPGA的秒脉冲计数值为ΔTs-1、秒脉冲相位调整量为1+ΔTp，FPGA完成对时差Δt的调整；

(4)FPGA在整秒时刻执行秒脉冲相位调整指令调整相对时差ΔTp，判断是否需要调整秒脉冲相位，如果需要调整秒脉冲相位执行步骤(e)，否则执行(f)；

(e)FPGA在整秒时刻处理相对时差ΔTp或1+ΔTp，当FPGA工作时钟周期计数器的计数值为0时，判断秒脉冲相位调整量是否大于等于相对时差最大调整量的绝对值，如果秒脉冲相位调整量大于等于相对时差最大调整量的绝对值，工作时钟周期计数器直接清零，FPGA同时利用秒脉冲计数器的计数值产生秒脉冲；如果秒脉冲相位调整量小于相对时差最大调整量的绝对值，工作时钟周期计数器的计数值等于当前值加上相对时差再加1，FPGA同时利用秒脉冲计数器的计数值产生秒脉冲；

(f)判断工作时钟周期计数器的计数值是否大于等于相对时差最大调整量的绝对值，如果是，则工作时钟周期计数器直接清零，否则，工作时钟周期计数器的计数值等于当前值加1；

(5)FPGA执行授时指令，判断是否需要调整秒脉冲计数器的计数值，如果需要则执行步骤(g)，否则执行步骤(h)；

(g)当FPGA接收到授时指令，将秒脉冲计数器的计数值调整为DSP送给FPGA的秒脉冲计数值；

(h)判断时钟周期计数器的计数值是否大于等于相对时差最大调整量的绝对值，如果是，则秒脉冲计数器的计数值等于当前值加1，否则秒脉冲计数器的计数值等于当前值。

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