CN214203218U - 一种静态随机存储单元及存储器 - Google Patents

Abstract

本实用新型实施例公开了一种静态随机存储单元及存储器。静态随机存储单元包括：锁存模块、第一传输模块和第二传输模块，锁存模块包括第一端和第二端；所述锁存模块的第一端与第二端的电位相反；第一传输模块连接于所述锁存模块的第一端和第一位线之间；第二传输模块连接于所述锁存模块的第二端和第二位线之间；其中，所述第一传输模块和/或所述第二传输模块包括：并联连接且沟道类型相反的两个晶体管。与现有技术相比，本实用新型实施例提升了存储器的读取和写入的容忍度。

Description

一种静态随机存储单元及存储器

技术领域

本实用新型实施例涉及半导体技术领域，尤其涉及一种静态随机存储单元及存储器。

背景技术

存储器是用以存储大量信息的设备或部件，是计算机和数字设备中的重要组成部分。存储器可分为随机存取存储器和只读存储器两大类。随机存取存储器包括动态随机存储器(Dynamic Random Access Memory，DRAM)和静态随机存储器(Static Random-AccessMemory，SRAM)，这种存储器既可向指定单元存入信息又可从指定单元读出信息。

SRAM只要保持通电，其中储存的数据就可以恒常保持，相对于DRAM，它的速度较快而且更省电。但随着半导体技术的发展，半导体的操作电压越来越低，影响了SRAM的读取和写入的容忍度。

实用新型内容

本实用新型实施例提供一种静态随机存储单元及存储器，以提升存储器的读取和写入的容忍度。

第一方面，本实用新型实施例提供了一种静态随机存储单元，包括：

锁存模块，包括第一端和第二端；所述锁存模块的第一端与第二端的电位相反；

第一传输模块，连接于所述锁存模块的第一端和第一位线之间；

第二传输模块，连接于所述锁存模块的第二端和第二位线之间；

其中，所述第一传输模块和/或所述第二传输模块包括：并联连接且沟道类型相反的两个晶体管。

可选地，所述两个晶体管分别为N型晶体管和P型晶体管，所述N型晶体管的栅极与第一字线连接；所述P型晶体管的栅极与第二字线连接；所述第二字线的电位与所述第一字线的电位相反。

可选地，所述第一传输模块包括第一N型晶体管和第一P型晶体管，所述第一N型晶体管和所述第一P型晶体管并联连接；

所述第二传输模块包括第二N型晶体管和第二P型晶体管，所述第二N型晶体管和所述第二P型晶体管并联连接。

可选地，所述的静态随机存储单元，还包括：

半导体层，设置有第一半导体图案和第二半导体图案，所述第一半导体图案和所述第二半导体图案相邻设置；其中，所述第一半导体图案为所述N型晶体管的有源层，所述第二半导体图案为所述P型晶体管的有源层。

可选地，所述第一半导体图案和所述第二半导体图案沿同一方向延伸。

可选地，所述的静态随机存储单元，还包括：

第一金属层，所述第一金属层包括多条第一金属连接线和多条第二金属连接线，所述第一金属连接线连接所述P型晶体管的第一极和所述N型晶体管的第一极；所述第二金属连接线连接所述P型晶体管的第二极、所述N型晶体管的第二极和所述锁存模块。

可选地，所述的静态随机存储单元，还包括：

第二金属层，所述第一字线和所述第二字线设置于所述第二金属层；所述第一字线通过过孔与所述N型晶体管连接，所述第二字线通过过孔与所述P型晶体管连接。

可选地，所述锁存模块包括第一反相器和第二反相器；

所述第一反相器的输入端和所述第二反相器的输出端连接，并作为所述锁存模块的输入端；所述第一反相器的输出端和所述第二反相器的输入端连接，并作为所述锁存模块的输出端。

可选地，所述第一反相器包括：第一晶体管和第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极短接后作为所述第一反相器的输入端，所述第一晶体管的第一极与第一电源线连接，所述第一晶体管的第二极和所述第二晶体管的第一极短接后作为所述第一反相器的输出端；所述第二晶体管的第二极与第二电源线连接；所述第二电源线的电位与所述第一电源线的电位相反；

所述第二反相器包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述第四晶体管的栅极短接后作为所述第二反相器的输入端，所述第三晶体管的第一极与第一电源线连接，所述第三晶体管的第二极和所述第四晶体管的第一极短接后作为所述第二反相器的输出端；所述第四晶体管的第二极与所述第二电源线连接；

其中，所述第一晶体管和所述第三晶体管为P型晶体管，所述第二晶体管和所述第四晶体管为N型晶体管。

第二方面，本实用新型实施例还提供了一种包括呈阵列排布的多个本实用新型任一实施例所述的静态随机存储单元的静态随机存储器。

本实用新型实施例通过设置传输模块包括并联连接且沟道类型相反的两个晶体管，在传输低电平时，通过完全导通的N型晶体管传输数据；在传输高电平时，通过完全导通的P型晶体管传输数据。然而，在现有技术中，传输模块仅由一个N型晶体管构成，在传输高电平时，N型晶体管未完全导通，存在临限电压差，降低了传输数据的电位，无法将高电位原本的电位进行传输。与现有技术相比，本实用新型实施例有利于在传输高电平时保持高电平原有的电位，即使高电平的电压出现偏差，静态随机存储单元也能够准确识别和传输，从而有利于提高静态随机存储单元的读取及写入的容忍度。

附图说明

图1为本实用新型实施例提供的一种静态随机存储单元的电路示意图；

图2为本实用新型实施例提供的一种静态随机存储单元在读取数据时的原理示意图；

图3为本实用新型实施例提供的一种静态随机存储单元在写入数据时的原理示意图；

图4为本实用新型实施例提供的另一种静态随机存储单元在写入数据时的原理示意图

图5为本实用新型实施例提供的另一种静态随机存储单元的电路示意图；

图6为本实用新型实施例提供的又一种静态随机存储单元的电路示意图；

图7为本实用新型实施例提供的一种静态随机存储单元的版图示意图；

图8为本实用新型实施例提供的另一种静态随机存储单元的版图示意图；

图9为本实用新型实施例提供的又一种静态随机存储单元的版图示意图；

图10为本实用新型实施例提供的一种静态随机存储器的电路示意图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。

本实用新型实施例提供了一种静态随机存储单元。图1为本实用新型实施例提供的一种静态随机存储单元的电路示意图。参见图1，该静态随机存储单元100包括：锁存模块110、第一传输模块140和第二传输模块150。锁存模块110包括第一端120和第二端130；锁存模块110的第一端120与第二端130的电位相反。第一传输模块140连接于锁存模块110的第一端120和第一位线BL之间。第二传输模块150连接于锁存模块110的第二端130和第二位线BLB之间。第一传输模块140和/或第二传输模块150包括并联连接且沟道类型相反的两个晶体管。

其中，锁存模块110在两端输入脉冲电平的作用下可以改变所带电位状态，并保持状态直到下次脉冲电平到来，可以用于记录二进制数字信号“0”和“1”；第一传输模块140和第二传输模块150用于传输锁存模块110和位线上的电信号，用于读取或写入数据。第一传输模块140和第二传输模块150传输数据的能力对静态随机存储单元读取/写入的容忍度起到了决定性的作用。示例性地，并联连接且沟道类型相反的两个晶体管分别为N型晶体管和P型晶体管，N型晶体管的栅极与第一字线WL连接；P型晶体管的栅极与第二字线WLB连接；第二字线WLB的电位与第一字线WL的电位相反，以控制传输模块中的两个晶体管同时导通。

下面以第一传输模块140和第二传输模块150均包括并联连接且沟道类型相反的两个晶体管为例进行说明。具体地，第一传输模块140包括第一N型晶体管T1和第一P型晶体管T2，第一N型晶体管T1和第一P型晶体管T2并联连接；第二传输模块150包括第二N型晶体管T3和第二P型晶体管T4，第二N型晶体管T3和第二P型晶体管T4并联连接。

图2为本实用新型实施例提供的一种静态随机存储单元在读取数据时的原理示意图。参见图2，静态随机存储单元在读取数据时，第一位线BL上的电位为“1”，第二位线BLB上的电位为“1”。第一字线WL为高电平，控制第一N型晶体管T1和第二N型晶体管T3导通；第二字线WLB为低电平，控制第一P型晶体管T2和第二P型晶体管T4导通。

即第一传输模块140和第二传输模块150中的N型和P型晶体管(第一N型晶体管T1、第一P型晶体管T2、第二N型晶体管T3和第二P型晶体管T4)均导通，若锁存模块110存储的电位为“1”，第一传输模块140透过第一P型晶体管T2使得第一位线BL与储存电位维持相等，第二位线BLB透过第二传输模块150中的第二N型晶体管T3电位被拉低为“0”，第一位线BL读取到的数据为“1”；若锁存模块110存储的电位为“0”，第二传输模块150透过第二P型晶体管T4使得第二位线BLB与储存电位维持相等，第一位线BL透过第一传输模块140中的第一N型晶体管T1电位被拉低为“0”，第一位线BL读取到的数据为“0”。

图3为本实用新型实施例提供的一种静态随机存储单元在写入数据时的原理示意图。参见图3，静态随机存储单元在写入数据“1”时，第一位线BL上的电位为“1”，第二位线BLB上的电位为“0”。第一字线WL为高电平，控制第一N型晶体管T1和第二N型晶体管T3导通；第二字线WLB为低电平，控制第一P型晶体管T2和第二P型晶体管T4导通。由于第一位线BL上为高电平，第一P型晶体管T2完全导通，第一位线BL上的数据“1”经第一P型晶体管T2写入锁存模块110。由于第二位线BLB上为低电平，第二N型晶体管T3完全导通，第二位线BLB上的数据“0”经第二N型晶体管T3写入锁存模块110。

图4为本实用新型实施例提供的另一种静态随机存储单元在写入数据时的原理示意图。参见图4，静态随机存储单元在写入数据“0”时，第一位线BL上的电位为“0”，第二位线BLB上的电位为“1”。第一字线WL为高电平，控制第一N型晶体管T1和第二N型晶体管T3导通；第二字线WLB为低电平，控制第一P型晶体管T2和第二P型晶体管T4导通。由于第一位线BL上为低电平，第一N型晶体管T1完全导通，第一位线BL上的数据“0”经第一N型晶体管T1写入锁存模块110。由于第二位线BLB上为高电平，第二P型晶体管T4完全导通，第二位线BLB上的数据“1”经第二P型晶体管T4写入锁存模块110。

由上述分析可知，本实用新型实施例通过设置传输模块包括并联连接且沟道类型相反的两个晶体管，在传输低电平时，通过完全导通的N型晶体管传输数据；在传输高电平时，通过完全导通的P型晶体管传输数据。然而，在现有技术中，传输模块仅由一个N型晶体管构成，在传输高电平时，N型晶体管未完全导通，存在临限电压差，降低了传输数据的电位，无法将高电位原本的电位进行传输。与现有技术相比，本实用新型实施例有利于在传输高电平时保持高电平原有的电位，即使高电平的电压出现偏差，静态随机存储单元也能够准确识别和传输，从而有利于提高静态随机存储单元的读取及写入的容忍度。

需要说明的是，在上述实施例中，示例性地示出了第一传输模块140和第二传输模块150均包括并联连接且沟道类型相反的两个晶体管，并非对本实用新型的限定。在其他实施例中还可以设置仅第一传输模块140或仅第二传输模块150包括并联连接且沟道类型相反的两个晶体管。

图5为本实用新型实施例提供的另一种静态随机存储单元的电路示意图。参见图5，在本实用新型的一种实施方式中，可选地，锁存模块110包括第一反相器510和第二反相器520；第一反相器510的输入端和第二反相器520的输出端连接，并作为锁存模块110的输入端；第一反相器510的输出端和第二反相器520的输入端连接，并作为锁存模块110的输出端。这样设置，相当于将第一反相器和第二反相器反并联连接，以实现对数据的锁存作用。

在上述实施例中，第一反相器510和第二反相器520例如可以是CMOS反相器。图6为本实用新型实施例提供的又一种静态随机存储单元的电路示意图。参见图6，在本实用新型的一种实施方式中，可选地，第一反相器510包括：第三P型晶体管T5和第三N型晶体管T6，第三P型晶体管T5的栅极和第三N型晶体管T6的栅极短接后作为第一反相器510的输入端，第三P型晶体管T5的第一极与第一电源线VDD连接，第三P型晶体管T5的第二极和第三N型晶体管T6的第一极短接后作为第一反相器510的输出端；第三N型晶体管T6的第二极与第二电源线VSS连接；第二电源线VSS的电位与第一电源线VDD的电位相反；第二反相器520包括第四N型晶体管T7和第四P型晶体管T8，第四N型晶体管T7的栅极和第四P型晶体管T8的栅极短接后作为第二反相器520的输入端，第四N型晶体管T7的第一极与第一电源线VDD连接，第四N型晶体管T7的第二极和第四P型晶体管T8的第一极短接后作为第二反相器520的输出端；第四P型晶体管T8的第二极与第二电源线VSS连接。

示例性地，第一反相器510的工作原理为，当第一反相器510的输入端为低电位时，第三P型晶体管T5导通，第三N型晶体管T6断开，第一电源线VDD上的高电平通过第三P型晶体管T5传输至反相器的输出端。当第一反相器510的输入端为高电位时，第三P型晶体管T5断开，第三N型晶体管T6导通，第二电源线VSS上的低电平通过第三N型晶体管T6传输至第一反相器510的输出端。第二反相器520的工作原理与第一反相器的工作原理相同，此处不再赘述。

在上述各实施例的基础上，能够实现其电路原理的版图设计有多种，下面就其中的几种进行说明，但不作为对本实用新型的限定。

图7为本实用新型实施例提供的一种静态随机存储单元的版图示意图。参见图7，在本实用新型的一种实施方式中，可选地，静态随机存储单元100还包括半导体层，半导体层设置有第一半导体图案720和第二半导体图案730，第一半导体图案720和第二半导体图案730相邻设置；其中，第一半导体图案720为N型晶体管的有源层，第二半导体图案730为P型晶体管的有源层。由于本实用新型实施例中的N型晶体管和P型晶体管并联连接，因此，设置第一半导体图案720和第二半导体图案730相邻设置，有利于版图中的布线设计。

继续参见图7，在本实用新型的一种实施方式中，可选地，第一半导体图案720和第二半导体图案730沿同一方向延伸，例如，均沿第一方向X延伸，以进一步有利于版图的布线设计。

图8为本实用新型实施例提供的另一种静态随机存储单元的版图示意图。参见图8，在本实用新型的一种实施方式中，可选地，静态随机存储单元100还包括第一金属层。第一金属层包括多条第一金属连接线820和多条第二金属连接线830，第一金属连接线820连接P型晶体管的第一极和N型晶体管的第一极；第二金属连接线830连接P型晶体管的第二极、N型晶体管的第二极和锁存模块110。其中，第一金属连接线820和第二金属连接线830均沿第二方向Y延伸，第一方向X和第二方向Y交叉，优选地，第一方向X和第二方向Y垂直。

图9为本实用新型实施例提供的又一种静态随机存储单元的版图示意图。参见图9，在本实用新型的一种实施方式中，可选地，静态随机存储单元100还包括第二金属层。第一字线WL和第二字线WLB设置于第二金属层；第一字线WL通过过孔920与N型晶体管连接，第二字线WLB通过过孔920与P型晶体管连接，从而分别通过第一字线WL和第二字线WLB实现对N型晶体管和P型晶体管的控制。

本实用新型实施例还提供了一种静态随机存储器。图10为本实用新型实施例提供的一种静态随机存储器的电路示意图。参见图10，静态随机存储器包括：呈阵列排布的多个本实用新型实施例提供的静态随机存储单元100。本实用新型实施例有利于在传输高电平时保持高电平原有的电位，即使高电平的电压出现偏差，静态随机存储单元也能够准确识别和传输，从而有利于提高静态随机存储单元的读取及写入的容忍度。

注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。

Claims (10)

1.一种静态随机存储单元，其特征在于，包括：

锁存模块，包括第一端和第二端；所述锁存模块的第一端与第二端的电位相反；

第一传输模块，连接于所述锁存模块的第一端和第一位线之间；

第二传输模块，连接于所述锁存模块的第二端和第二位线之间；

其中，所述第一传输模块和/或所述第二传输模块包括：并联连接且沟道类型相反的两个晶体管。

2.根据权利要求1所述的静态随机存储单元，其特征在于，所述两个晶体管分别为N型晶体管和P型晶体管，所述N型晶体管的栅极与第一字线连接；所述P型晶体管的栅极与第二字线连接；所述第二字线的电位与所述第一字线的电位相反。

3.根据权利要求2所述的静态随机存储单元，其特征在于，所述第一传输模块包括第一N型晶体管和第一P型晶体管，所述第一N型晶体管和所述第一P型晶体管并联连接；

所述第二传输模块包括第二N型晶体管和第二P型晶体管，所述第二N型晶体管和所述第二P型晶体管并联连接。

4.根据权利要求2所述的静态随机存储单元，其特征在于，还包括：

半导体层，设置有第一半导体图案和第二半导体图案，所述第一半导体图案和所述第二半导体图案相邻设置；其中，所述第一半导体图案为所述N型晶体管的有源层，所述第二半导体图案为所述P型晶体管的有源层。

5.根据权利要求4所述的静态随机存储单元，其特征在于，所述第一半导体图案和所述第二半导体图案沿同一方向延伸。

6.根据权利要求4所述的静态随机存储单元，其特征在于，还包括：

第一金属层，所述第一金属层包括多条第一金属连接线和多条第二金属连接线，所述第一金属连接线连接所述P型晶体管的第一极和所述N型晶体管的第一极；所述第二金属连接线连接所述P型晶体管的第二极、所述N型晶体管的第二极和所述锁存模块。

7.根据权利要求4所述的静态随机存储单元，其特征在于，还包括：

第二金属层，所述第一字线和所述第二字线设置于所述第二金属层；所述第一字线通过过孔与所述N型晶体管连接，所述第二字线通过过孔与所述P型晶体管连接。

8.根据权利要求1所述的静态随机存储单元，其特征在于，所述锁存模块包括第一反相器和第二反相器；

所述第一反相器的输入端和所述第二反相器的输出端连接，并作为所述锁存模块的输入端；所述第一反相器的输出端和所述第二反相器的输入端连接，并作为所述锁存模块的输出端。

9.根据权利要求8所述的静态随机存储单元，其特征在于，所述第一反相器包括：第一晶体管和第二晶体管，所述第一晶体管的栅极和所述第二晶体管的栅极短接后作为所述第一反相器的输入端，所述第一晶体管的第一极与第一电源线连接，所述第一晶体管的第二极和所述第二晶体管的第一极短接后作为所述第一反相器的输出端；所述第二晶体管的第二极与第二电源线连接；所述第二电源线的电位与所述第一电源线的电位相反；

所述第二反相器包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述第四晶体管的栅极短接后作为所述第二反相器的输入端，所述第三晶体管的第一极与第一电源线连接，所述第三晶体管的第二极和所述第四晶体管的第一极短接后作为所述第二反相器的输出端；所述第四晶体管的第二极与所述第二电源线连接；

其中，所述第一晶体管和所述第三晶体管为P型晶体管，所述第二晶体管和所述第四晶体管为N型晶体管。

10.一种静态随机存储器，其特征在于，包括：呈阵列排布的多个如权利要求1-9任一项所述的静态随机存储单元。

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