CN214101352U - 无参考时钟的时钟电路和芯片 - Google Patents
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Abstract
本实用新型提供了一种无参考时钟的时钟电路和芯片，包括RC充放电模块、积分模块、VCO模块、SDM小数分频模块和逻辑模块，其能够减小时钟系统的复杂性，从而降低时钟系统的面积，进而降低芯片的成本。
Description
技术领域
本实用新型涉及时钟电路，具体涉及一种无参考时钟的时钟电路和芯片。
背景技术
一般来说，芯片的时钟系统通常设置有外部精准的时钟参考源和PLL(PhaseLocked Loop，锁相环)，参照图1所示，PLL以该时钟参考源的时钟作为参考时钟，PLL以参考时钟CLK_REF为基准输入，经过CP(Charge Pump，电荷泵)和LPF(Low-pass Filter，低通滤波器)将相位误差转换成电压，由VCO(Voltage-Controlled Oscillator，压控振荡器)输出芯片所需频率的时钟信号CLK_SYS。
时钟参考源通常包括XOSC(片外晶体振荡器)，RCOSC(片上RC张弛振荡器)和RINGOSC(片上RING结构振荡器)，各类时钟参考源中，XOSC性能最好，但需片外独立期间，成本高昂；RINGOSC面积功耗最小，但时钟质量和稳定性最差；图1所示RCOSC性能和面积相较居中，应用最广。
对于在芯片中是不可或缺的PLL，其性能一方面受本身的影响，另一方面受到时钟参考源的制约。
实用新型内容
有鉴于此，本实用新型提供了一种无参考时钟的时钟电路和芯片，其能够减小时钟系统的复杂性，从而降低时钟系统的面积，进而降低芯片的成本。
上述时钟电路和芯片由以下技术方案实现：
一种无参考时钟的时钟电路，包括：
RC充放电模块，用于周期性的充放电以产生周期性的三角波；
积分模块，与所述RC充放电模块电连接，用于所述三角波进行积分，得到所述三角波的均值电压；
VCO模块，与所述积分模块电连接，用于根据所述均值电压控制输出振荡频率；
SDM小数分频模块，与所述VCO模块电连接，用于对所述输出振荡频率进行分频，输出分频信号；
逻辑模块，分别与所述RC充放电模块和所述SDM模块电连接，用于根据所述分频信号生成所述RC充放电模块的控制信号。
可选的，所述时钟电路还包括滤波模块，所述滤波模块设置于所述积分模块和所述VCO模块之间，用于所述均值电压进行滤波和对环路相位进行补偿，输出稳定的均值电压。
可选的，所述RC充放电模块包括电流源、第一电容、第一开关组、第二电容和第二开关组，其中，
所述第一电容通过所述第一开关组分别与所述电流源一端和接地端电连接，所述第一开关组基于所述控制信号控制所述第一电容的充放电；
所述第二电容通过所述第二开关组分别与所述电流源一端和接地端电连接，所述第二开关组基于所述控制信号控制所述第二电容的充放电。
可选的，所述第一开关组包括第一开关、第二开关和第三开关，所述第一开关用于控制所述第一电容的充电；所述第二开关用于控制所述RC充放电模块基于所述第一电容充电时的输出；所述第三开关用于控制所述第一电容的放电。
可选的，所述第二开关组包括第四开关、第五开关和第六开关，所述第四开关用于控制所述第二电容的充电；所述第五开关用于控制所述RC充放电模块基于所述第二电容充电时的输出；所述第六开关用于控制所述第二电容的放电。
可选的，所述积分模块为RC积分电路。
可选的，所述滤波模块为RC滤波电路。
本实用新型还提供了一种芯片，包括上述无参考时钟的时钟电路。
本实用新型提供的无参考时钟的时钟电路和芯片，整体电路不再需要外部的参考时钟时钟源，而是通过环路和RC充放电模块将系统设定在所需的频率，相较传统的时钟系统，省去了参考时钟产生模块，减小时钟系统的复杂性，进而降低时钟系统的面积，并降低芯片的成本。
附图说明
附图1为本实用新型提供的时钟电路框图。
附图2为本实用新型提供的时钟电路的具体电路图。
附图3为附图2所示时钟电路的多个控制信号示意图。
具体实施方式
下面将结合本实用新型中附图，对本实用新型中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本实用新型一部分，而不是全部。因此，以下对在附图中提供的本实用新型的实施例的详细描述并非旨在限制要求保护的本实用新型的范围，而是仅仅表示本实用新型的选定实施方式。基于本实用新型，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施手段，都属于本实用新型保护的范围。
本实用新型提供了一种无参考时钟的时钟电路，其不再需要外部的参考时钟源，参照图1所示，所述时钟电路包括：
RC充放电模块，用于周期性的充放电以产生周期性的三角波；
积分模块，与所述RC充放电模块电连接，用于所述三角波进行积分，得到所述三角波的均值电压；
VCO模块，与所述积分模块电连接，用于根据所述均值电压控制输出振荡频率；
SDM小数分频模块，与所述VCO模块电连接，用于对所述输出振荡频率进行分频，输出分频信号；
逻辑模块，分别与所述RC充放电模块和所述SDM模块电连接，用于根据所述分频信号生成所述RC充放电模块的控制信号。
上述时钟电路由于通过内部电路实现稳定的期望时钟频率，节省了外部参考时钟源，有效的降低了时钟系统的面积，进而降低了芯片的成本。
在一些实施例中，上述时钟电路进一步，继续参照图1所示，所述时钟电路还包括滤波模块，所述滤波模块设置于所述积分模块和所述VCO模块之间，用于所述均值电压进行滤波和对环路相位进行补偿，输出稳定的均值电压。
参照图2，其示出了上述时钟电路的具体电路图，图中所示RC充放电模块包括电流源、第一电容C1、第一开关组、第二电容C2和第二开关组，其中，
所述第一电容C1通过所述第一开关组分别与所述电流源一端和接地端电连接，所述第一开关组基于所述控制信号控制所述第一电容C1的充放电；
所述第二电容C2通过所述第二开关组分别与所述电流源一端和接地端电连接，所述第二开关组基于所述控制信号控制所述第二电容C2的充放电。
上述RC充放电模块在VCO模块控制下，通过第一电容C1和第二电容C2交替式的充放电进行周期性工作。
继续参照图2，所述第一开关组包括第一开关、第二开关和第三开关，所述第一开关用于控制所述第一电容的充电；所述第二开关用于控制所述RC充放电模块基于所述第一电容充电时的输出；所述第三开关用于控制所述第一电容的放电。
继续参照图2，所述第二开关组包括第四开关、第五开关和第六开关，所述第四开关用于控制所述第二电容的充电；所述第五开关用于控制所述RC充放电模块基于所述第二电容充电时的输出；所述第六开关用于控制所述第二电容的放电。
继续参照图2，所述积分模块为RC积分电路。
继续参照图2，所述滤波模块为RC滤波电路。
图3示出了上述时钟电路的多个控制信号CK1、CK2和CK3，以下结合图2、图3所示对上述时钟电路的工作原理进行说明：
VCO模块产生供电路使用的工作时钟，经SDM小数分频模块分频后由逻辑模块生成控制信号CK1、CK2和CK3，控制信号CK1’、CK2’和CK3’分别为控制信号CK1、CK2和CK3的反相信号，控制信号CK1、CK2和CK3分别控制第一开关组的第一开关、第二开关和第三开关，控制信号CK1’、CK2’和CK3’分别控制第四开关、第五开关和第六开关，其中，
控制信号CK1控制第一开关，以控制第一电容C1的充电；
控制信号CK2控制第二开关，以控制第一电容C1充电时RC充放电模块的输出；
控制信号CK3控制第三开关，以控制第一电容C1的放电；
控制信号CK1’控制第四开关，以控制第二电容C2的充电；
控制信号CK2’控制第五开关，以控制第二电容C2充电时RC充放电模块的输出；
控制信号CK3’控制第六开关，以控制第二电容C2的放电。
在一个周期内，第一开关在高电平CK1下闭合，第一电容C1充电，同时第二开关在高电平CK2下闭合，输出至积分模块进行积分，第三开关在低电平CK3下断开；在第一电容C1充电结束后，积分模块作为比较器，将RC充放电模块的输出与基准电压Vref进行比较，控制VCO模块的振荡频率，使CK1和CK2输出低电平，第一开关和第二开关断开，同时CK3输出高电平，第三开关闭合，第一电容C1放电；
在第一电容C1放电的同时，第四开关和第五开关在CK1和CK2的反相电平CK1’和CK2’下闭合，第二电容C2充电，第六开关在CK3的反相电平CK3’下断开；在第二电容C2充电结束后，积分模块作为比较器，将RC充放电模块的输出与基准电压Vref进行比较，控制VCO模块的振荡频率，使CK1和CK2输出高电平，第四开关和第五开关断开，同时CK3输出低电平，第六开关闭合，第二电容C2放电，第一电容C1进入充电。
如此周期性的对第一电容C1和第二电容C2进行充放电操作，并通过积分模块对VCO模块的振荡频率进行控制，经由环路和RC充放电模块将系统设定在所需的频率，相较传统的时钟系统，省去了参考时钟产生模块，减小时钟系统的复杂性，进而降低时钟系统的面积，并降低芯片的成本。
此外，本实用新型还提供了一种芯片，包括上述无参考时钟的时钟电路。
尽管展示、描述并指出了应用于其优选实施方式的本实用新型的基本新颖特征，但是应该理解，本领域的熟练技术人员可以对所描述的设备和方法的形式和细节进行各种删节、替换和变更，而并不背离本实用新型的实质。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (8)
1.一种无参考时钟的时钟电路，其特征在于，包括：
RC充放电模块，用于周期性的充放电以产生周期性的三角波；
积分模块，与所述RC充放电模块电连接，用于所述三角波进行积分，得到所述三角波的均值电压；
VCO模块，与所述积分模块电连接，用于根据所述均值电压控制输出振荡频率；
SDM小数分频模块，与所述VCO模块电连接，用于对所述输出振荡频率进行分频，输出分频信号；
逻辑模块，分别与所述RC充放电模块和所述SDM模块电连接，用于根据所述分频信号生成所述RC充放电模块的控制信号。
2.如权利要求1所述的时钟电路，其特征在于，所述时钟电路还包括滤波模块，所述滤波模块设置于所述积分模块和所述VCO模块之间，用于所述均值电压进行滤波和对环路相位进行补偿，输出稳定的均值电压。
3.如权利要求1所述的时钟电路，其特征在于，所述RC充放电模块包括电流源、第一电容、第一开关组、第二电容和第二开关组，其中，
所述第一电容通过所述第一开关组分别与所述电流源一端和接地端电连接，所述第一开关组基于所述控制信号控制所述第一电容的充放电；
所述第二电容通过所述第二开关组分别与所述电流源一端和接地端电连接，所述第二开关组基于所述控制信号控制所述第二电容的充放电。
4.如权利要求3所述的时钟电路，其特征在于，所述第一开关组包括第一开关、第二开关和第三开关，所述第一开关用于控制所述第一电容的充电；所述第二开关用于控制所述RC充放电模块基于所述第一电容充电时的输出；所述第三开关用于控制所述第一电容的放电。
5.如权利要求3所述的时钟电路，其特征在于，所述第二开关组包括第四开关、第五开关和第六开关，所述第四开关用于控制所述第二电容的充电；所述第五开关用于控制所述RC充放电模块基于所述第二电容充电时的输出；所述第六开关用于控制所述第二电容的放电。
6.如权利要求1所述的时钟电路，其特征在于，所述积分模块为RC积分电路。
7.如权利要求2所述的时钟电路，其特征在于，所述滤波模块为RC滤波电路。
8.一种芯片，其特征在于，包括权利要求1-7任一项所述时钟电路。
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| CN202023330916.3U CN214101352U (zh) | 2020-12-30 | 2020-12-30 | 无参考时钟的时钟电路和芯片 |
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