CN214099628U - 一种引线框架结构、芯片器件结构及封装体 - Google Patents

一种引线框架结构、芯片器件结构及封装体 Download PDF

Info

Publication number
CN214099628U
CN214099628U CN202022555639.XU CN202022555639U CN214099628U CN 214099628 U CN214099628 U CN 214099628U CN 202022555639 U CN202022555639 U CN 202022555639U CN 214099628 U CN214099628 U CN 214099628U
Authority
CN
China
Prior art keywords
chip
groove
lead frame
mounting
frame structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202022555639.XU
Other languages
English (en)
Inventor
张子敏
王宇澄
虞国新
廖伟宝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi Xianpupil Semiconductor Technology Co ltd
Original Assignee
Wuxi Xianpupil Semiconductor Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi Xianpupil Semiconductor Technology Co ltd filed Critical Wuxi Xianpupil Semiconductor Technology Co ltd
Application granted granted Critical
Publication of CN214099628U publication Critical patent/CN214099628U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Die Bonding (AREA)

Abstract

本申请设计封装技术领域，具体涉及一种引线框架结构、芯片器件结构及封装体。所述引线框架结构包括载板，所述载板上形成凹槽，所述凹槽包括用于贴装芯片的贴装区，所述凹槽的内壁上设有至少一道阻流凸筋或阻流凹点。所述芯片器件结构包括：载板，所述载板上形成凹槽，所述凹槽包括用于贴装芯片的贴装区。芯片，所述芯片通过导电胶层贴装在所述载板的所述贴装区中。本申请提供的引线框架结构及其封装体，能够有效防止芯片之间因溢胶而发生短路问题的出现。

Description

一种引线框架结构、芯片器件结构及封装体
技术领域
本申请设计封装技术领域，具体涉及一种引线框架结构、芯片器件结构以及引线框架结构封装体。
背景技术
随着电子科技的发展，半导体封装产业为了满足更高的需求（如高密度，低成本，高性能的封装），逐渐发展出各种不同型式的封装构造，目前市面上常用的四方扁平无外引脚封装。参照图1，芯片分别通过引线电连接到框架上，芯片23与芯片22层叠，通过引线将芯片的电极引出。
然而，如图1所示的相关技术中，其导线框架为平面结构，当需要进行多个芯片共同进行贴片封装时，相邻的二个芯片之间可能会出现短接的情况，原因在于：当芯片安装在导线框架上需要在导线框架上形成一层粘接层，此粘接层一般为导电层，如Sn等，在安装的过程中会有外力的介入，导致粘接层外溢，外溢的粘接层一旦向融合则会导致二个芯片短接。此外，有时为了满足高密度，小尺寸的需求，位于多个导线框架上的多个芯片中其中2个或者更多的芯片之间的距离就会缩小，这样就有更可能会导致粘接层互连，导致最终封装后的产品失效。
发明内容
为了解决现有技术中存在的不足，本申请提供一种引线框架结构、芯片器件结构以及引线框架结构封装体，能够有效防止芯片之间因溢胶而发生短路问题的出现。
根据本申请提供的技术方案，作为本实用新型的第一方面，提供给一种引线框架结构，所述引线框架结构包括
载板，所述载板上形成凹槽，所述凹槽包括用于贴装芯片的贴装区。
可选的，所述贴装区的边缘与所述凹槽边缘之间形成溢胶区。
可选的，所述凹槽的深度为所述载板厚度的三分之一至六分之五。
可选的，所述凹槽的内壁上设有至少一道阻流凸筋。
可选的，所述凹槽的内壁上设有至少一道阻流凹点。
作为本实用新型的第二方面，提供一种芯片器件结构，所述芯片器件结构包括：
载板，所述载板上形成凹槽，所述凹槽包括用于贴装芯片的贴装区。
芯片，所述芯片通过导电胶层贴装在所述载板的所述贴装区中。
可选的，所述芯片的外周与所述凹槽的内壁之间的所述溢胶区形成溢胶间隙。
可选的，所述溢胶间隙中填充有所述导电胶层。
作为本实用新型的第三方面，提供一种引线框架结构封装体，所述引线框架结构封装体包括：塑封层，引脚，和，所述塑封层中塑封有至少一个如本实用新型第二方面所述的芯片器件结构，所述芯片器件结构和引脚对应。
可选的，所述芯片的连接点处覆盖有焊盘，引线的一端连接所述焊盘，另一端连接引脚。
从以上所述可以看出，本申请提供的引线框架结构、芯片器件结构以及引线框架结构封装体，与现有技术相比具备以下优点：由于现有技术中在贴装区贴装芯片时，需要在芯片和所述贴装区之间涂覆一层导电胶层，已实现芯片与载板之间耦合连接。一旦涂覆剂量控制不当，导电胶层会向四周流动扩展。通过凹槽能够对从导电胶层的扩展起到阻挡作用，放置因导电胶层的进一步扩展而与其他芯片或者其他芯片的导电胶层融合连接，进而放置芯片之间的短路连接。
附图说明
为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术的结构示意图。
图2为本实用新型第一方面的俯视图。
图3为本实用新型第二方面的剖视图。
图4为一实施例中图3的A部分的放大结构示意图。
图5为另一实施例中图3的A部分的放大结构示意图。
图6为本实用新型第三方面的结构示意图。
100. 载板，110. 凹槽，111. 阻流凸筋，112. 阻流凹点，120. 贴装区，130. 溢胶区，200. 芯片，300. 导电胶层，400. 溢胶间隙，500. 塑封层，600. 引脚，700.焊盘。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
作为本申请的第一方面，参照图2，提供一种引线框架结构。
实施例1：
所述引线框架结构包括载板100，所述载板100上形成凹槽110，所述凹槽110包括用于贴装芯片200的贴装区120。
为了防止因凹槽110过小，导致将贴装芯片200放入槽中会出现倾斜的情况，同时防止因凹槽110过大，会导致浪费原材料和浪费布局面积的情况，所述凹槽110槽底边缘与所述贴装区120外边缘之间的最短直线距离的范围200微米~600微米，从而在贴装区120和凹槽110边缘之间留有适当的冗余空间。
由于现有技术中在贴装区120贴装芯片200时，需要在芯片200和所述贴装区120之间涂覆一层导电胶层300，已实现芯片200与载板100之间耦合连接。一旦涂覆剂量控制不当，导电胶层300会向四周流动扩展。通过凹槽110能够对从导电胶层300的扩展起到阻挡作用，放置因导电胶层300的进一步扩展而与其他芯片200或者其他芯片200的导电胶层300融合连接，进而放置芯片200之间的短路连接。
所述贴装区120的边缘与所述凹槽110边缘之间形成溢胶区130。所述贴装区120位于所述凹槽110中，能够使得凹槽110内壁对导电胶层300的扩展地道阻挡作用。
所述凹槽110的深度为所述载板100厚度的三分之一至六分之五。增加溢胶槽的深度能够在一定程度上起到提高其的溢胶阻挡作用，另一方面具有一定深度的凹槽110，然后将芯片200贴装在凹槽110中，能够减少器件的高度，使得器件轻薄化。
实施例2：
为了使得溢胶槽能够对溢胶具有一定程度的阻挡作用，控制溢胶速度，防止因溢胶速度过快而使得溢胶在凝固之前已经外漏。
本实施例在实施例1的基础上，在所述凹槽的内壁上设有至少一道阻流凸筋111，所述凹槽的内壁包括凹槽的底面、侧壁的至少一面。
具体地，所述引线框架结构包括载板100，所述载板100上形成凹槽110，所述凹槽110包括用于贴装芯片200的贴装区120。在所述凹槽的内壁上设有至少一道阻流凸筋111。
可以理解的是，一方面，所述阻流凸筋111能够增大导电胶层300在流动过程中的阻力，从而能够降低溢胶速度，导电胶层300在外溢之前尽可能的凝固。另一方面，所述阻流凸筋111能够增大导电胶层300与所述凹槽110之间的接触面积，从而能够增大所述导电胶层300附着在凹槽110内壁上的附着力。
实施例3
为了使得溢胶槽能够对溢胶具有一定程度的阻挡作用，控制溢胶速度，防止因溢胶速度过快而使得溢胶在凝固之前已经外漏。
本实施例在实施例1的基础上，在所述凹槽110的内壁上设有至少一道阻流凹点112。所述凹槽的内壁包括凹槽的底面、侧壁的至少一面。
具体地，所述引线框架结构包括载板100，所述载板100上形成凹槽110，所述凹槽110包括用于贴装芯片200的贴装区120。在所述凹槽的内壁上设有至少一道阻流凹点112。
可以理解的是，一方面，所述阻流凹点112能够增大导电胶层300在流动过程中的阻力，从而能够降低溢胶速度，导电胶层300在外溢之前尽可能的凝固。另一方面，所述阻流凹点112能够增大导电胶层300与所述凹槽110之间的接触面积，从而能够增大所述导电胶层300附着在凹槽110内壁上的附着力。
作为本申请的第二方面，参照图3，提供一种芯片器件结构。
实施例4：
所述芯片器件结构包括：
载板100，所述载板100上形成凹槽110，所述凹槽110包括用于贴装芯片200的贴装区120。
芯片200，所述芯片200通过导电胶层300贴装在所述载板100的所述贴装区120中。所述溢胶间隙中填充有所述导电胶层300。
需要解释的是，所述导电胶层300可采用含有导电颗粒的硅胶，具有导电性能。
可以理解的使，由于现有技术中在贴装区120贴装芯片200时，需要在芯片200和所述贴装区120之间涂覆一层导电胶层300，已实现芯片200与载板100之间耦合连接。一旦涂覆剂量控制不当，导电胶层300会向四周流动扩展。通过凹槽110能够对从导电胶层300的扩展起到阻挡作用，放置因导电胶层300的进一步扩展而与其他芯片200或者其他芯片200的导电胶层300融合连接，进而放置芯片200之间的短路连接。
所述芯片200的外周与所述凹槽110的内壁之间的所述溢胶区130形成溢胶间隙400。多余的导电胶能够溢出置所述溢胶间隙400中，凹槽110内壁能阻挡溢出至溢胶间隙400中的导电胶进一步外溢。
实施例5：
本实施例中的所述芯片器件结构包括：
本申请第一方面所述的引线框架结构，所述引线框架结构包括载板100，所述载板100上形成凹槽110，所述凹槽110包括用于贴装芯片200的贴装区120。在所述凹槽的内壁上设有至少一道阻流凸筋111。
芯片200，所述芯片200通过导电胶层300贴装在所述载板100的所述贴装区120中。
可以理解的是，一方面，所述阻流凸筋111能够增大导电胶层300在流动过程中的阻力，从而能够降低溢胶速度，导电胶层300在外溢之前尽可能的凝固。另一方面，所述阻流凸筋111能够增大导电胶层300与所述凹槽110之间的接触面积，从而能够增大所述导电胶层300附着在凹槽110内壁上的附着力。
实施例6：
本实施例中的所述芯片器件结构包括：
本申请第一方面所述的引线框架结构，所述引线框架结构包括载板100，所述载板100上形成凹槽110，所述凹槽110包括用于贴装芯片200的贴装区120。在所述凹槽的内壁上设有至少一道阻流凹点112。
芯片200，所述芯片200通过导电胶层300贴装在所述载板100的所述贴装区120中。
可以理解的是，一方面，所述阻流凹点112能够增大导电胶层300在流动过程中的阻力，从而能够降低溢胶速度，导电胶层300在外溢之前尽可能的凝固。另一方面，所述阻流凹点112能够增大导电胶层300与所述凹槽110之间的接触面积，从而能够增大所述导电胶层300附着在凹槽110内壁上的附着力。
作为本实用新型的第三方面，提供一种引线框架结构封装体，所述引线框架结构封装体包括：塑封层500，引脚600，和，所述塑封层500中塑封有至少一个所述的芯片器件结构，所述芯片器件结构和引脚600对应。
所述芯片的连接点处覆盖有焊盘700，引线的一端连接所述焊盘700，另一端连接引脚600。
所属领域的普通技术人员应当理解：以上所述仅为本申请的具体实施例而已，并不用于限制本申请，凡在本申请的主旨之内，所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (8)

1.一种引线框架结构，其特征在于，所述引线框架结构包括
载板，所述载板上形成凹槽，所述凹槽包括用于贴装芯片的贴装区；所述凹槽的内壁上设有至少一道阻流凸筋或阻流凹点。
2.如权利要求1所述的引线框架结构，其特征在于，所述贴装区的边缘与所述凹槽边缘之间形成溢胶区。
3.如权利要求1所述的引线框架结构，其特征在于，所述凹槽的深度为所述载板厚度的三分之一至六分之五。
4.一种芯片器件结构，其特征在于，所述芯片器件结构包括：如权利要求2 所述的引线框架结构；还包括
芯片，所述芯片通过导电胶层贴装在所述载板的所述贴装区中。
5.如权利要求4所述的芯片器件结构，其特征在于，所述芯片的外周与所述凹槽的内壁之间的所述溢胶区形成溢胶间隙。
6.如权利要求5所述的芯片器件结构，其特征在于，所述溢胶间隙中填充有所述导电胶层。
7.一种引线框架结构封装体，其特征在于，所述引线框架结构封装体包括：塑封层，引脚，和，所述塑封层中塑封有至少一个如权利要求6所述的芯片器件结构，所述芯片器件结构和引脚对应。
8.如权利要求7所述的引线框架结构封装体，其特征在于，所述芯片的连接点处覆盖有焊盘，引线的一端连接所述焊盘，另一端连接引脚。
CN202022555639.XU 2020-01-21 2020-11-06 一种引线框架结构、芯片器件结构及封装体 Active CN214099628U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202020141006 2020-01-21
CN2020201410061 2020-01-21

Publications (1)

Publication Number Publication Date
CN214099628U true CN214099628U (zh) 2021-08-31

Family

ID=77448571

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202022555639.XU Active CN214099628U (zh) 2020-01-21 2020-11-06 一种引线框架结构、芯片器件结构及封装体

Country Status (1)

Country Link
CN (1) CN214099628U (zh)

Similar Documents

Publication Publication Date Title
TW540123B (en) Flip-chip semiconductor package with lead frame as chip carrier
US6756689B2 (en) Power device having multi-chip package structure
JP4195804B2 (ja) デュアルダイパッケージ
CN100421251C (zh) 半导体装置及其制造方法
US7564123B1 (en) Semiconductor package with fastened leads
KR100379600B1 (ko) 듀얼 칩 패키지의 제조 방법
CN214099628U (zh) 一种引线框架结构、芯片器件结构及封装体
BRPI0904647A2 (pt) pacote semicondutor e método de fabricação de pacote semicondutor
TW483134B (en) Micro BGA package
CN207409484U (zh) 一种集成芯片
CN211828750U (zh) 防短路引线框、防短路结构以及封装结构
CN115810589A (zh) 芯片封装结构及其制作方法
CN212587519U (zh) 一种led晶元封装结构
CN115966522A (zh) 一种带围坝内埋式芯片封装结构及封装方法
CN110648991A (zh) 一种用于框架封装芯片的转接板键合结构及其加工方法
CN217983333U (zh) 一种贴片式so23c半导体分立器件的封装结构
CN105552044A (zh) 表面安装型电阻桥的封装结构和封装工艺
KR101096440B1 (ko) 듀얼 다이 패키지
KR100447894B1 (ko) 듀얼 적층패키지 및 그 제조방법
CN218939665U (zh) 芯片封装结构
CN101533817B (zh) 引脚在承座上的半导体封装构造
KR100610916B1 (ko) 반도체패키지
CN210467799U (zh) 一种半导体封装结构
CN212084992U (zh) 一种引线框架及芯片封装结构
TWI382509B (zh) 無外接腳式半導體封裝構造

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant